[發明專利]一種納秒級傳輸延時測試裝置和方法

有效

• 申請號: 201911064829.7
• 申請日: 2019-11-04
• 公開（公告）號: CN112782550B
• 公開（公告）日: 2023-05-26
• 發明（設計）人: 王士江;馮杰
• 申請（專利權）人: 圣邦微電子（北京）股份有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28;G01R1/30;G01R35/00
• 代理公司: 北京海虹嘉誠知識產權代理有限公司 11129
• 代理人: 吳小燦

一種納秒級傳輸延時測試裝置和方法，通過搭建上升沿前期處理電路和下降沿前期處理電路與合成后期處理電路的組合，能夠將傳輸延時轉換為電壓測試，從而實現納秒級傳輸延時測試，例如對于上升沿和下降沿的傳輸延時量級都為10?20ns的SGM48000芯片等所進行的傳輸延時測試得以成功實現。

技術領域

本發明涉及芯片電路的傳輸延時測試技術，特別是一種納秒級傳輸延時測試裝置和方法，通過搭建上升沿前期處理電路和下降沿前期處理電路與合成后期處理電路的組合，能夠將傳輸延時轉換為電壓測試，從而實現納秒級傳輸延時測試，例如對于上升沿和下降沿的傳輸延時量級都為10-20ns的SGM48000芯片等所進行的傳輸延時測試得以成功實現。

背景技術

對于芯片電路的傳輸延時測試，一般是利用測試機直接對時間進行計量。但是本發明人在實際工作中發現對于納秒級傳輸延時測試直接采用測試機進行時間計量就無法實現，例如對于上升沿和下降沿的傳輸延時量級都為10-20ns的SGM48000芯片，量產上無法測試，即不能通過測試機進行測試。本發明人認為，如果通過搭建上升沿前期處理電路和下降沿前期處理電路與合成后期處理電路的組合，就能夠將傳輸延時轉換為電壓測試，從而實現納秒級傳輸延時測試。有鑒于此，本發明人完成了本發明。

發明內容

本發明針對現有技術中存在的缺陷或不足，提供一種納秒級傳輸延時測試裝置和方法，通過搭建上升沿前期處理電路和下降沿前期處理電路與合成后期處理電路的組合，能夠將傳輸延時轉換為電壓測試，從而實現納秒級傳輸延時測試，例如對于上升沿和下降沿的傳輸延時量級都為10-20ns的SGM48000芯片等所進行的傳輸延時測試得以成功實現。

本發明的技術方案如下：

一種納秒級傳輸延時測試裝置，其特征在于，包括上升沿前期處理電路和下降沿前期處理電路，所述上升沿前期處理電路和下降沿前期處理電路分別連接濾波電路，所述濾波電路通過放大電路連接測試機。

所述上升沿前期處理電路包括第一比較器和第二比較器，所述第一比較器的正輸入端連接待測輸入波形端，所述第一比較器的負輸入端連接輸入參考電壓端，所述第一比較器的輸出端連接與門電路的第一輸入端，所述第二比較器的正輸入端連接待測輸出波形端，所述第二比較器的負輸入端連接輸出參考電壓端，所述第二比較器的輸出端通過第一奇數個非門電路連接所述與門電路的第二輸入端，所述與門電路的輸出端連接所述濾波電路的第一輸入端。

所述下降沿前期處理電路包括第三比較器和第四比較器，所述第三比較器的正輸入端連接待測輸入波形端，所述第三比較器的負輸入端連接輸入參考電壓端，所述第三比較器的輸出端連接或非門電路的第一輸入端，所述第四比較器的正輸入端連接待測輸出波形端，所述第四比較器的負輸入端連接輸出參考電壓端，所述第四比較器的輸出端通過第二奇數個非門電路連接所述或非門電路的第二輸入端，所述或非門電路的輸出端連接所述濾波電路的第二輸入端。

所述第一比較器和所述第三比較器采用同一個實體比較器電路。

所述第二比較器和所述第四比較器采用同一個實體比較器電路。

一種納秒級傳輸延時測試方法，其特征在于，包括將待測輸入波形IN中的斜著向上的上升沿轉換為波形A的垂直上升沿，將待測輸出波形OUT中的斜著向上的上升沿轉換為波形B的垂直上升沿，將待測輸入波形IN中的斜著向下的下降沿轉換為波形A的垂直下降沿，將待測輸出波形OUT中的斜著向下的下降沿轉換為波形B的垂直下降沿，將所述波形B反向成波形C，將波形A與波形C進行邏輯與運算得到上升沿傳輸延時脈沖波形D，將波形A與波形C進行邏輯或非運算得到下降沿傳輸延時脈沖波形H，將脈沖波形D和脈沖波形H進行濾波處理得到電壓E，所述電壓E的電壓值即為傳輸延時時間內的脈沖電壓平均值，將電壓E進行放大得到電壓F，通過測量電壓F的電壓值確定傳輸延時時間。