[發(fā)明專利]一種硬件加速器

有效

• 申請(qǐng)?zhí)枺?/td>: 201911060807.3
• 申請(qǐng)日: 2019-11-01
• 公開(kāi)（公告）號(hào): CN112764669B
• 公開(kāi)（公告）日: 2021-12-21
• 發(fā)明（設(shè)計(jì)）人: 陳博
• 申請(qǐng)（專利權(quán)）人: 北京憶芯科技有限公司
• 主分類號(hào): G06F3/06
• 分類號(hào): G06F3/06
• 代理公司: 北京卓特專利代理事務(wù)所(普通合伙) 11572
• 代理人: 陳變花

1.一種硬件加速器，其特征在于，包括：命令管理器、讀寫(xiě)處理器、緩沖存儲(chǔ)器，其中，

所述命令管理器判斷從主機(jī)獲取的讀命令或?qū)懨钍欠穹现鳈C(jī)與存儲(chǔ)設(shè)備之間的協(xié)議，以及向CPU組發(fā)送符合所述協(xié)議的第一命令，所述第一命令為讀命令或?qū)懨?，所述CPU組包括至少一個(gè)CPU；

所述讀寫(xiě)處理器根據(jù)第一信息獲取數(shù)據(jù)索引，以及，指示數(shù)據(jù)搬移單元獲取與所述第一命令對(duì)應(yīng)的讀/寫(xiě)數(shù)據(jù)，其中，所述第一信息為所述CPU組從所述第一命令中獲取的，所述第一信息包括所述數(shù)據(jù)索引或用于獲取所述數(shù)據(jù)索引的信息，若所述第一命令為讀命令，所述讀/寫(xiě)數(shù)據(jù)包括所述數(shù)據(jù)搬移單元從動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器DRAM中獲取的第一數(shù)據(jù)；

所述緩沖存儲(chǔ)器緩存所述數(shù)據(jù)索引。

2.如權(quán)利要求1所述的硬件加速器，其特征在于，若所述第一命令為寫(xiě)命令，所述讀/寫(xiě)數(shù)據(jù)包括所述數(shù)據(jù)搬移單元按照所述數(shù)據(jù)索引從主機(jī)中獲取的第二數(shù)據(jù)。

3.如權(quán)利要求1或2所述的硬件加速器，其特征在于，所述讀寫(xiě)處理器接收介質(zhì)接口控制器發(fā)送的標(biāo)簽信息，所述標(biāo)簽信息用于表征所述介質(zhì)接口控制器將所述第一數(shù)據(jù)從NVM中讀取到所述DRAM已完成，所述標(biāo)簽信息包括與所述第一命令對(duì)應(yīng)的標(biāo)識(shí)信息；

所述讀寫(xiě)處理器指示所述數(shù)據(jù)搬移單元根據(jù)所述標(biāo)識(shí)信息從所述DRAM中獲取所述第一數(shù)據(jù)，并根據(jù)所述數(shù)據(jù)索引向主機(jī)發(fā)送所述第一數(shù)據(jù)。

4.如權(quán)利要求3所述的硬件加速器，其特征在于，所述標(biāo)簽信息為所述介質(zhì)接口控制器在所述第一數(shù)據(jù)存儲(chǔ)到所述DRAM之后，向所述讀寫(xiě)處理器反饋的。

5.如權(quán)利要求3所述的硬件加速器，其特征在于，若所述第一命令為讀命令，所述讀寫(xiě)處理器記錄所述第一數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度，其中，所述第一數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度為所述讀寫(xiě)處理器根據(jù)所述第一信息獲取的；

響應(yīng)于所述標(biāo)簽信息，所述讀寫(xiě)處理器根據(jù)所述標(biāo)簽信息記錄為所述第一命令已向所述主機(jī)發(fā)送的數(shù)據(jù)的長(zhǎng)度；

所述讀寫(xiě)處理器響應(yīng)于所述第一命令要讀取的數(shù)據(jù)的長(zhǎng)度等于為所述第一命令已向所述主機(jī)發(fā)送的數(shù)據(jù)的長(zhǎng)度，而向所述主機(jī)發(fā)送用于表征讀命令處理完成的狀態(tài)信息。

6.如權(quán)利要求3所述的硬件加速器，其特征在于，

若所述第一命令為讀命令，所述讀寫(xiě)處理器記錄所述第一命令要讀取的數(shù)據(jù)長(zhǎng)度；

所述讀寫(xiě)處理器響應(yīng)于收到所述標(biāo)簽信息，根據(jù)所述標(biāo)簽信息記錄為所述第一命令已讀取到所述DRAM的數(shù)據(jù)的長(zhǎng)度；

所述讀寫(xiě)處理器響應(yīng)于所述第一命令要讀取的數(shù)據(jù)的長(zhǎng)度等于為所述第一命令已讀取到所述DRAM的數(shù)據(jù)的長(zhǎng)度，而指示所述數(shù)據(jù)搬移單元根據(jù)所述標(biāo)識(shí)信息從所述DRAM中獲取為所述第一命令已讀取的數(shù)據(jù)，并向主機(jī)發(fā)送用于表征讀命令處理完成的狀態(tài)信息。

7.如權(quán)利要求2所述的硬件加速器，其特征在于，若所述第一命令為寫(xiě)命令，所述讀寫(xiě)處理器在所述緩沖存儲(chǔ)器獲取到所述數(shù)據(jù)索引之后，指示所述數(shù)據(jù)搬移單元從與所述數(shù)據(jù)索引對(duì)應(yīng)的主機(jī)地址中獲取所述第二數(shù)據(jù)，并向介質(zhì)接口控制器發(fā)送所述第二數(shù)據(jù)。

8.如權(quán)利要求7 所述的硬件加速器，其特征在于，所述讀寫(xiě)處理器為所述第二數(shù)據(jù)分配所述DRAM的存儲(chǔ)空間，并向所述介質(zhì)接口控制器指示所分配的存儲(chǔ)空間，以控制NVM存儲(chǔ)所述第二數(shù)據(jù)。

9.如權(quán)利要求2 所述的硬件加速器，其特征在于，所述硬件加速器還包括至少兩個(gè)緩存單元，在所述數(shù)據(jù)搬移單元從主機(jī)獲取第二數(shù)據(jù)或向主機(jī)發(fā)送第一數(shù)據(jù)的過(guò)程中，所述至少兩個(gè)緩存單元采用乒乓方式緩存第一數(shù)據(jù)或第二數(shù)據(jù)。

10.如權(quán)利要求7 所述的硬件加速器，其特征在于，所述讀寫(xiě)處理器響應(yīng)于所述第二數(shù)據(jù)傳輸?shù)剿鼋橘|(zhì)接口控制器，向所述主機(jī)發(fā)送用于表征寫(xiě)命令處理完成的狀態(tài)信息。