[發明專利]超結器件及其制造方法

在審

• 申請號: 201911058984.8
• 申請日: 2019-11-01
• 公開（公告）號: CN112768522A
• 公開（公告）日: 2021-05-07
• 發明（設計）人: 肖勝安;曾大杰
• 申請（專利權）人: 南通尚陽通集成電路有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/36;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種超結器件，超結結構形成于第一N型外延層表面上方，超結單元的頂部位置上的P型柱的寬度小于N型柱的寬度且步進不變；N型柱由填充于溝槽中的第二N型外延層組成，P型柱由溝槽之間的第一P型外延層組成，第一P型外延層形成于第一N型外延層上；溝槽穿過第一P型外延層且底部和第一N型外延層接觸；超結單元中P型柱的P型雜質總量和N型柱的N型雜質總量相匹配，P型柱的摻雜濃度高于N型柱的摻雜濃度。本發明還公開了一種超結器件的制造方法。本發明能降低工藝控制難度，同時還能提高器件的一致性；溝槽傾斜時，還能降低器件高溫導通電阻，減少超結單元的頂部和底部PN雜質差異以及提高器件的擊穿電壓。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種超結(super junction)器件；本發明還涉及一種超結器件的制造方法。

背景技術

超結(super junction)結構就是交替排列的N型柱和P型柱即PN柱的結構。如果用超結結構來取代垂直雙擴散MOS晶體管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移區，在導通狀態下提供導通通路(只有N型柱提供通路，P型柱不提供)，在截止狀態下承受反偏電壓(P N柱共同承受)，就形成了超結金屬-氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。超結MOSFET能在反向擊穿電壓與傳統的VDMOS器件一致的情況下，通過使用低電阻率的外延層，而使器件的導通電阻大幅降低。

通過在N型外延層中形成溝槽，通過在溝槽中填充P型外延層，形成交替排列的PN柱，是一種可以批量生產的超結的制造方法。

現有技術中，為了獲得較低的比導通電阻，一般會設計PN柱的N型柱的寬度大于或等于P型柱寬度，這樣可以保證增大N型區域的面積，降低器件的比導通電阻，例如現有實際使用中P型柱寬度和N型柱寬度為5微米/12微米，5微米/8微米，5微米/6微米，4微米/5微米，2微米/3微米，這里“/”之前的數字表示P型柱寬度以及“/”之后的數字表示N型柱寬度。但是這樣，這個在制造工藝中，特別是在溝槽工藝中，由于P柱寬度小，增加了工藝控制的難度，同時造成了填充雜質濃度提高，并且因為濃度絕對值的提高，同樣百分比的工藝變化，帶來的雜質總量的變化就加大，電荷失衡的程度就嚴重，器件性能的偏離，包括擊穿電壓的偏離就大，影響器件的一致性。

發明內容

本發明所要解決的技術問題是提供一種超結器件，能降低工藝控制難度，同時還能提高器件的一致性。為此，本發明還提供一種超結器件的制造方法。

為解決上述技術問題，本發明提供的超結器件包括由P型柱和N型柱交替排列形成的超結結構；超結器件為N型器件并形成在所述超結結構上；一個所述P型柱和相鄰的一個所述N型柱組成一個超結單元。

所述超結結構形成于第一N型外延層表面上方，所述第一N型外延層形成于N型高濃度摻雜的半導體襯底上，所述第一N型外延層作為所述超結結構底部的緩沖層。

所述超結單元的頂部位置上的所述P型柱的寬度小于所述N型柱的寬度且所述P型柱和所述N型柱的寬度和即超結單元的步進(pitch)不變，以增加所述N型柱的體積從而降低所述超結器件的比導通電阻。

所述超結單元的頂部寬度較大的所述N型柱由填充于溝槽中的第二N型外延層組成，所述超結單元的頂部寬度較小的所述P型柱由所述溝槽之間的第一P型外延層組成，所述第一P型外延層形成于所述第一N型外延層上；所述溝槽穿過所述第一P型外延層且底部和所述第一N型外延層接觸。

所述超結單元中所述P型柱的P型雜質總量和所述N型柱的N型雜質總量相匹配，所述P型柱的摻雜濃度高于所述N型柱的摻雜濃度。