[發(fā)明專利]一種神經(jīng)網(wǎng)絡(luò)加速器的通用計算電路有效
| 申請?zhí)枺?/td> | 201911055499.5 | 申請日： | 2019-10-31 |
| 公開（公告）號： | CN110807522B | 公開（公告）日： | 2022-05-06 |
| 發(fā)明（設(shè)計）人： | 杜高明;任宇翔;曹紅芳;張多利;田超;宋宇鯤;李楨旻 | 申請（專利權(quán)）人： | 合肥工業(yè)大學(xué) |
| 主分類號： | G06N3/063 | 分類號： | G06N3/063;G06N3/04 |
| 代理公司： | 安徽省合肥新安專利代理有限責(zé)任公司 34101 | 代理人： | 陸麗莉;何梅生 |
| 地址： | 230009 安*** | 國省代碼： | 安徽;34 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 神經(jīng)網(wǎng)絡(luò) 加速器 通用 計算 電路 | ||
1.一種神經(jīng)網(wǎng)絡(luò)加速器的通用計算電路，其特征是由m個通用計算模塊PE組成，任意第i個通用計算模塊PE是由RAM、2n個乘法器、加法器樹、級聯(lián)加法器、偏置加法器以及先入先出隊列和ReLu激活函數(shù)模塊組成；
在當(dāng)前周期下，2n個乘法器從所述RAM中獲取所存儲的權(quán)重數(shù)據(jù)，并接收外部輸入的計算數(shù)據(jù)并進(jìn)行處理，得到當(dāng)前周期下的2n個乘積后傳遞給所述加法器樹；
所述加法器樹對當(dāng)前周期下的2n個乘積進(jìn)行累加處理，得到當(dāng)前周期下的累加和后存入所述先入先出隊列中；
所述先入先出隊列將當(dāng)前周期下的累加和讀取并傳給所述級聯(lián)加法器；
所述級聯(lián)加法器接收當(dāng)前周期下的累加和，并與不同配置下的級聯(lián)輸入進(jìn)行計算，得到當(dāng)前周期下的第i個級聯(lián)加法器的級聯(lián)輸出；
所述偏置加法器接收當(dāng)前周期下的第i個級聯(lián)加法器的級聯(lián)輸出，并與當(dāng)前周期下外部輸入的偏置數(shù)據(jù)進(jìn)行計算，得到加法結(jié)果后傳遞給所述ReLu激活函數(shù)模塊；
由所述ReLu激活函數(shù)模塊對所述加法結(jié)果進(jìn)行處理，得到當(dāng)前周期下第i個通用計算模塊PE的輸出結(jié)果以及不同配置下的通用計算電路的輸出結(jié)果；
所述不同配置是按如下步驟進(jìn)行：
步驟1、判斷神經(jīng)網(wǎng)絡(luò)中卷積核的尺寸是否小于乘法器的個數(shù)2n，若是，則執(zhí)行單PE卷積配置；否則，執(zhí)行級聯(lián)PE卷積配置；
步驟2、判斷神經(jīng)網(wǎng)絡(luò)中全連接層的輸入特征圖數(shù)量是否小于乘法器的個數(shù)2n，若是，則執(zhí)行單PE全連接配置，否則執(zhí)行級聯(lián)PE全連接配置。
2.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)加速器的通用計算電路，其特征是，所述單PE卷積配置是：
將第i個通用計算模塊PE中級聯(lián)加法器的級聯(lián)輸入置為“0”；
將m個通用計算模塊PE的輸出結(jié)果均作為通用計算電路的輸出結(jié)果。
3.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)加速器的通用計算電路，其特征是，所述級聯(lián)PE卷積配置是：
將上一個周期的第i-1個通用計算模塊PE中級聯(lián)加法器的級聯(lián)輸出作為第i個通用計算模塊PE中級聯(lián)加法器的級聯(lián)輸入；
當(dāng)i=1時，將第i個通用計算模塊PE中級聯(lián)加法器的級聯(lián)輸入置為“0”；
將第m個通用計算模塊PE的輸出結(jié)果作為通用計算電路的輸出結(jié)果。
4.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)加速器的通用計算電路，其特征是，所述單PE全連接配置是：
將上一個周期下的第i個通用計算單元中級聯(lián)加法器的級聯(lián)輸出作為第i個通用計算模塊PE中級聯(lián)加法器的級聯(lián)輸入；
將m個通用計算模塊PE的輸出結(jié)果均作為通用計算電路的輸出結(jié)果。
5.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)加速器的通用計算電路，其特征是，所述級聯(lián)PE全連接配置是：
將上一個周期的第i-1個通用計算模塊PE中級聯(lián)加法器的級聯(lián)輸出作為第i個通用計算模塊PE中級聯(lián)加法器的級聯(lián)輸入；
當(dāng)i=1時，將上一個周期的第m個通用計算模塊PE中級聯(lián)加法器的級聯(lián)輸出作為第i個通用計算模塊PE中級聯(lián)加法器的級聯(lián)輸入；
將第m個通用計算模塊PE的輸出結(jié)果作為通用計算電路的輸出結(jié)果。
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