[發明專利]FMCW調頻源信號產生模塊及延時控制方法

有效

• 申請號: 201911043964.3
• 申請日: 2019-10-30
• 公開（公告）號: CN110764074B
• 公開（公告）日: 2022-06-10
• 發明（設計）人: 張傳勝;龔高茂;鄧姣;趙海軍
• 申請（專利權）人: 湖南邁克森偉電子科技有限公司
• 主分類號: G01S7/4911
• 分類號: G01S7/4911;G01S17/32;G01S17/58
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種FMCW調頻源信號產生模塊，其特征在于，包括：

軟核處理器 Microblaze 模塊、DDR接口模塊、DDR模塊、AXI內部連接模塊和兩路調頻源信號生成通道；

所述DDR模塊的輸入輸出端與DDR接口模塊的輸入輸出端連接，所述DDR接口模塊的輸入輸出端與AXI內部連接模塊的輸入輸出端連接，所述AXI內部連接模塊的輸入輸出端與軟核處理器 Microblaze 模塊的輸入輸出端連接；

第一調頻源信號生成通道包括第一DMA讀取模塊、第一FIFO模塊、第一串并轉換和數據調序模塊、多個第一輸出串行器OSERDES模塊和第一DAC模塊；所述第一DMA讀取模塊的輸入輸出端與AXI內部連接模塊的輸入輸出端連接，所述第一DMA讀取模塊的輸出端與第一FIFO模塊的輸入端連接，第一FIFO模塊的輸出端與第一串并轉換和數據調序模塊的輸入端連接，第一串并轉換和數據調序模塊的輸出端分別與多個第一輸出串行器OSERDES模塊的輸入端連接，每個第一輸出串行器OSERDES模塊的輸出端均與第一DAC模塊的輸入端連接；

第二調頻源信號生成通道包括第二DMA讀取模塊、第二FIFO模塊、數據延遲處理模塊、第二串并轉換和數據調序模塊、多個第二輸出串行器OSERDES模塊和第二DAC模塊；所述第二DMA讀取模塊的輸入輸出端與AXI內部連接模塊的輸入輸出端連接，所述第二DMA讀取模塊的輸出端與第二FIFO模塊的輸入端連接，第二FIFO模塊的輸出端與數據延遲處理模塊的輸入端連接，數據延遲處理模塊的輸出端與第二串并轉換和數據調序模塊的輸入端連接，第二串并轉換和數據調序模塊的輸出端分別與多個第二輸出串行器OSERDES模塊的輸入端連接，每個第二輸出串行器OSERDES模塊的輸出端均與第二DAC模塊的輸入端連接。

2.根據權利要求1所述的一種FMCW調頻源信號產生模塊，其特征在于，所述第一DAC模塊為12位以上數字模擬轉換器。

3.根據權利要求1所述的一種FMCW調頻源信號產生模塊，其特征在于，所述第二DAC模塊為12位以上數字模擬轉換器。

4.根據權利要求1~3任一項所述的一種FMCW調頻源信號產生模塊，其特征在于，包括串口控制接口模塊，所述串口控制接口模塊與所述數據延遲處理模塊連接，所述串口控制接口模塊可為RS422，或其他類型的串口。

5.根據權利要求1所述一種FMCW調頻源信號產生模塊，其特征在于，第一FIFO模塊用于對第一DMA讀取模塊讀取的數據進行位寬轉化和跨時鐘域處理；第二FIFO模塊用于對第二DMA讀取模塊讀取的數據進行位寬轉化和跨時鐘域處理。

6.根據權利要求1所述一種FMCW調頻源信號產生模塊，其特征在于，第一串并轉換和數據調序模塊用于截取第一FIFO模塊處理后的高12位以上樣本數據，第二串并轉換和數據調序模塊用于截取第二FIFO模塊處理后的高12位以上樣本數據。

7.一種基于權利要求1-6中任一項所述的FMCW調頻源信號產生模塊的延時控制方法，其特征在于，基于在第二調頻源信號生成通道處加入了一個數據延遲處理模塊，且包括如下步驟：

S1，在啟動調頻信號產生前，根據延時時間計算延遲的周期數，對于整數倍N延遲，直接延遲N個周期輸出調頻信號；對于非整數倍延遲，則進行數據處理達到整數倍延遲，然后直接延遲整數個周期輸出調頻信號；

S2，在需要產生調頻信號并輸出時，第一調頻源信號生成通道和第二調頻源信號生成通道分別從DDR中讀取所需的波形信號到FIFO中；

S3，啟動第一調頻源信號生成通道的數據發送，接著根據延遲周期數，然后啟動第二調頻源信號生成通道的數據發送，整數倍延遲對應N個周期的延遲，非整數倍延遲對應N個半周期的延遲，數據延遲只能是N個周期和N個半周期兩種中的任一種。

8.根據權利要求7所述的方法，其特征在于，在步驟S1中，對于延遲控制的最低分辨率為半個周期，在步驟S1中進行所述數據處理時在延遲整數周期的基礎上，再錯開半個周期。