[發明專利]多核處理裝置及其內核之間數據傳輸方法

有效

• 申請號: 201911025631.8
• 申請日: 2019-10-25
• 公開（公告）號: CN110865968B
• 公開（公告）日: 2022-05-17
• 發明（設計）人: 張春暉;王昊;薛大慶
• 申請（專利權）人: 成都海光集成電路設計有限公司
• 主分類號: G06F15/163
• 分類號: G06F15/163;G06F15/177;G06F15/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 潘彥君

一種多核處理裝置及其內核之間數據傳輸方法，所述多核處理裝置包括：多個內核，其中每個內核包括至少一級緩存，且作為目標內核或目標內核組的任一內核接收到來自作為源內核的另一內核的緩存行傳遞請求指令時，從所述源內核中預取相應緩存行至自身緩存；所述緩存行傳遞請求指令中包含目標內核的標識信息。采用上述方案可以大大縮短多核處理裝置內核之間的數據傳輸時延，進而可以提高數據處理速度，優化數據處理性能。

技術領域

本發明實施例涉及多核處理裝置及其內核與內核之間數據傳輸方法。

背景技術

內核對內核(Core to Core，C2C)通信現今在諸如分組處理、高性能計算、機器學習和數據中心/云工作負載之類的許多計算機應用中是至關重要的。在多核(Multi-core/Many-core)處理器中，由于內核數量的增加，C2C通信經常在工作負載共享數據時變成性能增減的限制因素。在通用平臺上，經常采用內核之間的共享存儲器空間來實現有效的C2C通信。

工作負載可以以任務流水線的方式在多核CPU中處理。例如，內核0完成任務0，然后傳遞給內核1來執行任務1，而內核0處理的數據由內核1取回。這種任務流水線處理可以在網絡或通信應用中找到。目前，x86系統是通過一種“拉模型”(“pull model”)來處理，如內核0處理的數據在內核0的私有緩存(如一級緩存或二級緩存)中準備就緒，等待其他內核使用時拉取。

然而，上述方案在跨緩存層次架構下數據傳輸時延較長，隨著參與任務流水線的內核的增多，時間延遲問題愈發嚴重，多核處理器處理效率受到極大影響。

發明內容

本發明實施例所要解決的是如何縮短多核處理裝置的內核之間的數據傳輸時延，優化處理性能。

本發明實施例提供了一種多核處理裝置，包括：多個內核，其中每個內核包括至少一級緩存，且作為目標內核或目標內核組的任一內核接收到來自作為源內核的另一內核的緩存行傳遞請求指令時，從所述源內核中預取相應緩存行至自身緩存；所述緩存行傳遞請求指令中包含目標內核的標識信息。

可選地，所述緩存行傳遞請求指令中包含所述緩存行的虛擬地址和目標軟件線程標識；所述多核處理裝置還包括與所述多個內核耦接的核間處理單元，所述核間處理單元包括：與所述多個內核耦接并由所述多個內核共享的硬件映射表，所述硬件映射表存儲有所述緩存行對應的目標軟件線程標識與目標物理內核標識的映射關系；查詢單元，適于查詢所述硬件映射表，得到所述緩存行傳遞請求中包含的目標軟件線程標識對應的目標物理內核標識；指令分派單元，適于將所述緩存行傳遞請求分派至所述查詢單元查詢到的目標物理內核標識所對應的目標內核。

可選地，所述硬件映射表中的目標物理內核標識為一個內核、或一組內核或所述多核處理裝置的所有內核的物理標識。

可選地，所述硬件映射表適于在系統初始化或重置時配置，其中：所述目標軟件線程標識在編譯時間由并行編譯器分配；所述目標物理內核標識適于在所述多核處理裝置初始化或重置時獲得，且所述目標物理內核標識基于系統拓撲結構。

可選地，所述緩存行傳遞請求指令中還包括所述緩存行對應的目標內核的緩存的標識信息。

可選地，所述內核包含數據預取器，所述目標內核適于通過數據預取器接收所述緩存行傳遞請求指令。

可選地，所述數據預取器為硬件預取器。

可選地，所述目標內核的各級緩存分別有各自對應的硬件預取器。

可選地，所述緩存行傳遞請求指令中還包括所述緩存行對應的目標內核的緩存的狀態信息，所述狀態信息為共享或獨占。

可選地，所述緩存行傳遞請求指令中還包括所述緩存行傳遞事務的優先級信息。

可選地，所述緩存行傳遞請求指令的優先級滿足如下任意一種：高于其他預取事務的優先級、等于預設指令的優先級或者基于不同的內存請求對應不同的優先級。