[發明專利]具有堆疊半導體層作為溝道的晶體管

有效

• 申請號: 201911022415.8
• 申請日: 2019-10-25
• 公開（公告）號: CN111106010B
• 公開（公告）日: 2023-04-25
• 發明（設計）人: 楊宗熺;游明華;游政衛
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10;H01L29/08
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 陳蒙

本公開涉及具有堆疊半導體層作為溝道的晶體管。一種形成半導體器件的方法包括：在半導體襯底的一部分上方沉積p型半導體層；在p型半導體層上方沉積半導體層，其中，半導體層不含p型雜質；直接在半導體層的第一部分上方形成柵極堆疊；以及蝕刻半導體層的第二部分以形成延伸到半導體層中的溝槽。p型半導體層的至少一個表面暴露于溝槽。在溝槽中形成源極/漏極區域。源極/漏極區域是n型的。

技術領域

本公開總體涉及具有堆疊半導體層作為通道的晶體管。

背景技術

隨著集成電路的發展，諸如晶體管之類的集成電路器件的密度變得越來越高，并且器件變得越來越小。這對集成電路器件的性能提出了更苛刻的要求。例如，泄漏電流需要更小，并且驅動電流需要更高。

發明內容

根據本公開的一個實施例，提供了一種形成半導體器件的方法，所述方法包括：在半導體襯底的一部分上方沉積第一p型半導體層；在所述第一p型半導體層上方沉積第一半導體層，其中，所述第一半導體層不含p型雜質；直接在所述第一半導體層的第一部分上方形成柵極堆疊；蝕刻所述第一半導體層的第二部分以形成延伸到所述第一半導體層中的溝槽，其中，所述第一p型半導體層的至少一個表面暴露于所述溝槽；以及在所述溝槽中形成源極/漏極區域，其中，所述源極/漏極區域是n型的。

根據本公開的另一實施例，提供了一種形成半導體器件的方法，所述方法包括：形成延伸到半導體襯底中的隔離區域；進行蝕刻以移除所述半導體襯底的位于所述隔離區域之間的部分從而形成溝槽；執行第一外延以在所述溝槽中生長第一半導體層，其中，所述第一半導體層不含p型雜質和n型雜質；執行第二外延以在所述第一半導體層上方并且與所述第一半導體層接觸地生長第一SiB層；執行第三外延以在所述第一SiB層上方生長第二半導體層，其中，所述第二半導體層不含p型雜質和n型雜質；以及使所述隔離區域凹陷，使得所述第二半導體層和所述第一SiB層的一部分高于所述隔離區域的頂表面，以形成半導體鰭。

根據本公開的又一實施例，提供了一種半導體器件，包括：隔離區域，延伸到半導體襯底中；半導體鰭，位于所述隔離區域之間，其中，所述半導體鰭高于所述隔離區域的頂表面，并且所述半導體鰭包括：第一半導體層，所述第一半導體層不含p型雜質；以及第一p型半導體層，位于所述第一半導體層上方并且與所述第一半導體層接觸；柵極堆疊，位于所述半導體鰭上；以及源極/漏極區域，延伸到所述半導體鰭中，其中，所述源極/漏極區域與所述第一p型半導體層接觸，并且所述源極/漏極區域是n型區域。

附圖說明

在結合附圖閱讀下面的具體實施方式時，可以從下面的具體實施方式中最佳地理解本公開的各個方面。應當注意，根據行業的標準做法，各種特征不是按比例繪制的。事實上，為了討論的清楚起見，各種特征的尺寸可能被任意增大或減小。

圖1-圖3、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8、圖9、圖10A、圖10B、圖11、圖12A和圖12B示出了根據一些實施例的晶體管的形成中的透視圖和截面圖。

圖13示出了根據一些實施例的用于形成晶體管的工藝流程。

具體實施方式

下面的公開內容提供了用于實現本發明的不同特征的許多不同的實施例或示例。下文描述了組件和布置的具體示例以簡化本公開。當然，這些僅僅是示例而不意圖是限制性的。例如，在下面的說明中，在第二特征上方或之上形成第一特征可以包括以直接接觸的方式形成第一特征和第二特征的實施例，并且還可以包括可以在第一特征和第二特征之間形成附加特征，使得第一特征和第二特征可以不直接接觸的實施例。此外，本公開在各個示例中可能重復參考標號和/或字母。這種重復是為了簡單性和清楚性的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。