[發明專利]一種溝槽柵IGBT半導體器件及其制備方法

在審

• 申請號: 201911005590.6
• 申請日: 2019-10-22
• 公開（公告）號: CN110797405A
• 公開（公告）日: 2020-02-14
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 上海睿驅微電子科技有限公司
• 主分類號: H01L29/739
• 分類號: H01L29/739;H01L29/06;H01L21/331
• 代理公司: 32224 南京縱橫知識產權代理有限公司
• 代理人: 朱遠楓

1.一種溝槽柵IGBT半導體器件，其特征在于，包括：半導體襯底和位于半導體襯底表面內的溝槽柵結構和虛設溝槽柵結構；其中，虛設溝槽柵結構位于兩個溝槽柵結構之間，溝槽柵結構包括覆蓋在溝槽內表面上和上表面的氧化層及填充在溝槽中的多晶硅；所述半導體襯底包括n型摻雜區和位于底層之上的P型摻雜區；所述P型摻雜區被溝槽柵結構和虛設溝槽柵結構分成多個間隔區域，所述虛設溝槽柵之間的P型摻雜區形成P型基區，所述虛設溝槽柵結構包括摻雜區，所述摻雜區位于P型基區表面并且直接連接到發射極電極；在所述P型摻雜區下表面形成n型空穴阻擋層。

2.根據權利要求1所述的一種溝槽柵IGBT半導體器件，其特征在于，所述n型摻雜區通過對半導體襯底進行n型摻雜,所述P型摻雜區通過向半導體襯底表面注入p型雜質形成。

3.根據權利要求2所述的一種溝槽柵IGBT半導體器件，其特征在于，在所述溝槽柵結構和虛設溝槽柵結構之間的P型摻雜區間隔區域，包括n+型摻雜區，P+型摻雜區，所述P+型摻雜區與所述n+型摻雜區并排設置且所述n+型摻雜區設置在P+型摻雜區的兩側；n+型摻雜區設置在所述間隔區域的表面部分中，所述n+型摻雜區及p型基區的側壁均與溝槽側壁外表面相接觸，所述n+型摻雜區與發射極電極電耦合。

4.根據權利要求1所述的一種溝槽柵IGBT半導體器件，其特征在于，所述溝槽柵結構和虛設溝槽柵結構均有多個，且間隔設置。

5.根據權利要求1所述的一種溝槽柵IGBT半導體器件，其特征在于，所述虛設溝槽柵包括覆蓋在虛設溝槽內表面的氧化層和填充在溝槽中的多晶硅。

6.根據權利要求1所述的一種溝槽柵IGBT半導體器件，其特征在于，所述虛設溝槽柵多晶硅與發射極電極連接。

7.根據權利要求1所述的一種溝槽柵IGBT半導體器件，其特征在于，所述虛設溝槽柵之間的柵極短接。

8.一種溝槽柵IGBT半導體器件的制備方法，其特征在于：制備權利要求1～7所述的溝槽柵IGBT半導體器件，包括如下步驟：

形成P基、溝槽干蝕刻、柵極氧化物形成和摻雜多晶硅柵極沉積；使用反應離子刻蝕RIE形成額外的溝槽，其寬度和深度分別為2500～3500A和5μm左右，隨后使用高密度等離子體HDP在溝槽中完全沉積氧化物；然后，進行化學機械拋光，利用離子注入形成n+發射區，并沉積絕緣膜。