[發明專利]包含劃道的半導體芯片

在審

• 申請號: 201910993359.6
• 申請日: 2019-10-18
• 公開（公告）號: CN111081678A
• 公開（公告）日: 2020-04-28
• 發明（設計）人: 金潤圣;金尹熙;裵秉文;沈賢洙;尹俊浩;崔仲浩
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L23/58
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 屈玉華

一種半導體芯片，包括：襯底，襯底包括主芯片區域以及圍繞主芯片區域的劃道；下層間絕緣層，設置在劃道中的襯底上；電路結構，設置在劃道中的下層間絕緣層上；焊盤結構，設置在下層間絕緣層上。該電路結構和焊盤結構設置成在劃道的縱向方向上彼此間隔開。

技術領域

與示例實施方式一致的裝置涉及包括劃道的半導體芯片及其制造方法。

背景技術

隨著半導體器件按比例縮小并高度集成，設置在相鄰互連層之間的絕緣層用作低k電介質材料，以便抑制互連層之間的寄生電容的產生。然而，低k電介質材料比典型的傳統絕緣層具有較低的強度并且更弱。

在激光鋸切工藝中，在晶片的后表面中形成裂縫然后裂縫垂直地行進以分離半導體芯片。在包括由低k電介質材料制成的絕緣層的晶片的情況下，由于低k電介質材料的低強度，裂縫難以垂直地行進，而是可能發生剝離現象，即其中設置在劃道中的氧化物層被剝離。

發明內容

各種示例實施方式提供了一種具有劃道結構的半導體器件，該劃道結構能夠在鋸切工藝中防止氧化物層的剝離或不分離，在鋸切工藝中晶片被切割成單獨的半導體芯片。

根據示例實施方式的一方面，提供了一種包括半導體芯片，包括：襯底，該襯底包括主芯片區域和圍繞該主芯片區域的劃道；設置在劃道中的襯底上的下層間絕緣層；設置在劃道中的下層間絕緣層上的電路結構；以及設置在下層間絕緣層上的焊盤結構。該電路結構和焊盤結構設置成在劃道的縱向方向上彼此間隔開。

根據另一示例實施方式的一方面，提供了一種半導體芯片，包括：襯底，該襯底包括主芯片區域和圍繞該主芯片區域并形成半導體芯片的側表面的劃道；設置在劃道中的襯底上的下層間絕緣層；和堆疊結構，該堆疊結構包括低k電介質層以及上層間絕緣層，該低k電介質層和上層間絕緣層順序地堆疊在下層間絕緣層上。該堆疊結構還可以包括：鈍化層和金屬焊盤層，該鈍化層和金屬焊盤層設置在上層間絕緣層上。下層間絕緣層的上表面以及沿著劃道的縱向方向設置在堆疊結構的相反側上的堆疊結構的第一側壁和第二側壁被暴露。

根據另一示例實施方式的一方面，提供了一種半導體芯片，包括：襯底，該襯底包括主芯片區域和圍繞主芯片區域的劃道；沿劃道的縱向方向延伸的堆疊結構，該堆疊結構提供在劃道中的襯底上并包括低k電介質材料；開口區域，其中部分地去除堆疊結構；以及設置在開口區域中的焊盤結構。焊盤結構設置成在劃道的縱向方向上與堆疊結構間隔開。

附圖說明

通過以下結合附圖的詳細描述，將更清楚地理解以上和其他方面、特征和優點，其中：

圖1是示意性地示出根據示例實施方式的半導體晶片的透視圖；

圖2是示出圖1的區域A的放大圖；

圖3是沿圖2中的線I-I'截取的垂直截面圖；

圖4是沿圖2中的線II-II'截取的垂直截面圖；

圖5是沿圖2中的線III-III'截取的垂直截面圖；

圖6是沿圖2中的線IV-IV'截取的垂直截面圖；

圖7是沿圖2中的線I-I'分割半導體晶片時沿分割的半導體芯片的線II-II'截取的垂直截面圖；

圖8是沿圖2中的線I-I'分割半導體晶片時沿分割的半導體芯片的線III-III'截取的垂直截面圖；

圖9是沿圖2中的線I-I'分割半導體晶片時沿分割的半導體芯片的線IV-IV'截取的垂直截面圖；

圖10是示出根據示例實施方式的圖1中的區域A的放大圖；

圖11是沿圖10中的線V-V'的垂直截面圖；和