[發明專利]基于FDSOI結構的電平轉換單元電路及版圖設計方法

有效

• 申請號: 201910969246.2
• 申請日: 2019-10-12
• 公開（公告）號: CN110620577B
• 公開（公告）日: 2023-06-02
• 發明（設計）人: 張凱;胡曉明;高唯歡
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;H03K19/0185
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明公開了一種基于FDSOI結構的電平轉換單元電路及版圖設計方法，所述電路包括第一反相器、鎖存電路以及第二反相器，所述第一反相器、鎖存電路以及第二反相器中的PMOS晶體管采用P型襯底，襯底電壓為P型襯底電壓VPW，NMOS晶體管采用N型襯底，襯底電壓為N型襯底電壓VNW，通過本發明，增強了第一和第二輸出節點處的下拉能力，保證第一和第二輸出節點處能夠全幅振蕩；加快了第二反相器開啟速度，減小電路延遲15％以上，提高電路的工作性能；同時避免了因PMOS晶體管襯底電壓不同而引入不同電位N阱之間的極大間隔，節省面積約70％。

技術領域

本發明涉及一種電平轉換單元電路，特別是涉及一種基于FDSOI(Fully?DepletedSOI，全耗盡型絕緣體上硅)結構的電平轉換單元電路及其版圖設計方法。

背景技術

如圖1所示，為傳統CMOS工藝下的現有技術電平轉換單元的電路結構，其包括第一反相器(Inv1)10、鎖存電路20和第二反相器(Inv2)30。其中，第一反相器(Inv1)10由構建于第一N阱(N-Well)內的第五PMOS晶體管P5和構建于P阱(P-Well)內的第三NMOS晶體管N3構成，用于將輸入信號A反相；鎖存電路20由構建于第二N阱(N-Well)內的第一PMOS晶體管P1、第二PMOS晶體管P2、第三PMOS晶體管P3、第四PMOS晶體管P4和構建于P阱(P-Well)內的第一NMOS晶體管N1、第二NMOS晶體管N2組成，用于將輸入信號A及其反相信號鎖存至期望電壓下的電平并從第一輸出節點out1和第二輸出節點out2輸出第一和第二中間信號；第二反相器(Inv2)30由構建于第二N阱(N-Well)內的第六PMOS晶體管P6和構建于P阱(P-Well)內的第四NMOS晶體管N4組成，用于將第二輸出節點out2輸出的第二中間信號反相得到最終輸出信號X；構建于第一N阱(N-Well)內的PMOS晶體管襯底接vnwi電壓，vnwi＝VDDI，構建于第二N阱(N-Well)內的PMOS晶體管襯底接vnw，vnw＝VDD，構建于P阱(P-Well)內的NMOS晶體管管襯底接vpw，vpw＝0V。點劃線上部為兩個N阱(N-Well)，PMOS管P5襯底接vnwi即第一N阱(N-Well)電壓，PMOS管P1～P4、P6襯底接vnw即N阱(N-Well)電壓，點劃線下部為P阱(P-Well)，所有NMOS管(點劃線下部的N1～N4)襯底接vpw即P阱(P-Well)電壓。

由于現有技術電平位移器電路中第一反相器的PMOS晶體管P5和其他PMOS晶體管P1～P4以及P6的襯底電壓不同，導致其版圖中兩個電位(分別對應兩個襯底電壓)的N阱之間存在很大一片空白區域，造成極大的面積浪費。

而且，在第一輸出節點(out1)和第二輸出節點(out2)處，由于第一PMOS晶體管P1、第二PMOS晶體管P2的柵極電壓高于第一NMOS晶體管N1、第二NMOS晶體管N2的柵極電壓，上拉能力(取決于P1和P2)和下拉能力(取決于N1和N2)不平衡。對于傳統CMOS器件，影響閾值電壓的主要因素是摻雜濃度和氧化層厚度，因此，對圖1所示的現有技術上拉和下拉能力不平衡問題，設計師會通過改變晶體管的有源區寬度，來調節飽和電流，從而平衡上拉能力和下拉能力，但這樣同時會增加單元面積。

因此，實有必要采取更加先進的技術來解決面積增加問題，而FDSOI(FullyDepleted?SOI，全耗盡型絕緣體上硅)器件可以通過改變襯底摻雜類型和襯底電壓來改變閾值電壓。

發明內容

為克服上述現有技術存在的不足，本發明之一目的在于提供一種基于FDSOI結構的電平轉換單元電路及版圖設計方法，其增強了第一和第二輸出節點處的下拉能力，保證第一和第二輸出節點處能夠全幅振蕩；加快了第二反相器開啟速度，減小電路延遲15％以上，提高電路的工作性能；同時避免了因PMOS晶體管襯底電壓不同而引入不同電位N阱之間的極大間隔，節省面積約70％。