[發明專利]單端口模式選擇電路及多工作模式集成電路有效
| 申請號: | 201910969231.6 | 申請日: | 2019-10-12 |
| 公開(公告)號: | CN112311378B | 公開(公告)日: | 2022-06-03 |
| 發明(設計)人: | 馮浪;岑遠軍;李永凱;王達海;牛義;馬迎;林亞立;常俊昌 | 申請(專利權)人: | 成都華微電子科技股份有限公司 |
| 主分類號: | H03K19/0175 | 分類號: | H03K19/0175;H03K19/0185;H03K19/20 |
| 代理公司: | 成都惠迪專利事務所(普通合伙) 51215 | 代理人: | 劉勛 |
| 地址: | 610041 四川省成都市中國(四川)自由貿易試驗區成*** | 國省代碼: | 四川;51 |
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| 摘要: | |||
| 搜索關鍵詞: | 端口 模式 選擇 電路 工作 集成電路 | ||
1.一種單端口模式選擇電路,其特征在于包括恒流源、比較器、邏輯控制電路、分壓電阻網絡、多路選擇器和譯碼器;
恒流源電路輸入連接基準電壓VREF,輸出通過MODE引腳連接外部的模式設定電阻RMODE的一端,并連接比較器正向輸入端,模式設定電阻RMODE的另一端接地;分壓電阻網絡一端連接基準電壓VREF,另一端連接地,分壓電阻網絡的分壓值分別連接多路選擇器的輸入端,多路選擇器的輸出端連接比較器的負向輸入端;比較器的輸出端連接邏輯控制電路的保持控制端,時鐘信號CLK連接邏輯控制電路的CLK端口,邏輯控制電路的輸出信號連接多路選擇器的選擇控制端,同時連接譯碼器的輸入端;
工作時,邏輯控制電路在時鐘信號CLK的控制下進行二進制依次計數,每個時鐘周期,通過多路選擇器選擇一個分壓值,與由MODE引腳連接的外部的模式設定電阻RMODE產生的模式識別電壓VMODE在比較器進行比較,如果VMODE與選擇的分壓值不同,比較器通過邏輯控制電路的保持控制端控制它繼續計數,如果VMODE與選擇的分壓值相同,比較器通過邏輯控制電路的保持控制端控制它保持當前計數值,該計數值經譯碼器譯碼選定工作模式。
2.如權利要求1所述的單端口模式選擇電路,其特征在于所述恒流源包括誤差放大器、NMOS管MN1、PMOS管MP1、PMOS管MP2和電阻R,基準電壓VREF連接誤差放大器的正向輸入端,誤差放大器的輸出端連接NMOS管MN1柵極,NMOS管MN1的源極連接電阻R的一端和誤差放大器的負向輸入端,電阻R的另一端連接地,NMOS管MN1的漏極連接PMOS管MP1的柵極和漏極,同時連接PMOS管MP2的柵極,PMOS管MP1和PMOS管MP2的源極接電源電壓VIN,形成電流鏡結構,PMOS管MP2的漏極連接MODE引腳。
3.如權利要求1所述的單端口模式選擇電路,其特征在于所述分壓電阻網絡由2n個相等的電阻串聯分壓,將基準電壓分為2n等份;所述多路選擇器有2n個輸入信號、n位選擇控制信號和1個輸出信號,所述邏輯控制電路輸出n位輸出信號作為多路選擇器的n位選擇控制信號和譯碼器的n位輸入信號,多路選擇器根據邏輯控制電路輸出的n位選擇控制信號選擇2n個輸入信號的其中之一輸出;所述譯碼器有n位輸入信號和2n個輸出信號,譯碼器將n位輸入信號譯為2n個輸出模式控制信號;n為大于等于2的自然數。
4.如權利要求1所述的單端口模式選擇電路,其特征在于所述邏輯控制電路進行二進制計數是按照二進制逐漸遞增或者按照二進制逐漸遞減。
5.如權利要求3所述的單端口模式選擇電路,其特征在于所述分壓電阻網絡由8個電阻串聯形成,將VREF分成V1、V2、V3、V4、V5、V6、V7、V8八個不同的參考電壓;所述多路選擇器是八選一選擇器,分壓得到的八個參考電壓連接八選一選擇器的輸入端;八選一選擇器將八個輸入參考電壓根據邏輯控制電路輸出的3位選擇控制控制信號選擇其中之一輸出;所述譯碼器是三八譯碼器。
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