[發明專利]基于量子密鑰分發控制器的發光數據驅動接口標準電路

有效

• 申請號: 201910961539.6
• 申請日: 2019-10-11
• 公開（公告）號: CN112653549B
• 公開（公告）日: 2022-05-20
• 發明（設計）人: 楊燦美;余斌;李文嘉
• 申請（專利權）人: 科大國盾量子技術股份有限公司
• 主分類號: H04L9/08
• 分類號: H04L9/08;H04B10/70
• 代理公司: 北京云嘉湃富知識產權代理有限公司 11678
• 代理人: 程凌軍

本發明公開了一種基于量子密鑰分發控制器的發光數據驅動接口標準電路，其包括單個鎖相環模塊和多個數據通道模塊。該鎖相環模塊用于向數據通道模塊提供時鐘驅動信號，以驅動數據通道模塊內光子信息數據的發送。數據通道模塊單向實現光子信息數據從量子密鑰分發控制器到發光驅動電路的耦合發送，允許調節光子信息數據的發送波特率，并允許對光子信息數據的輸出模式進行配置。本發明的標準電路可取代FPGA中不相干的多通道SerDes，不僅適合集成于QKD主控器專用集成電路內，還適合以獨立接口ASIC的形式實現QKD控制器芯片與發光驅動電路芯片之間的連接。

技術領域

本發明涉及量子通信領域，具體涉及基于量子密鑰分發(QKD)控制器的發光數據驅動接口標準電路，其能兼容多種基于BB84協議的光子編碼信息發送模式。

背景技術

現有的量子密鑰分發系統一般采用一到多塊Intel或Xilinx FPGA來構成控制器，在控制器內部，數據發送邏輯電路從輸入的真隨機數比特流(可以由真隨機數發生器TRNG生成)中抽取一定長比特數，組合映射成所謂光子信息數據(或稱發光數據)，形成原始光子信息流。原始光子信息流一方面被送至片外主存儲區保存以備后續讀回并進行后續數據處理(如基矢比對)；另一方面控制器需要根據每個光子信息數據，按照發光速率通過不同信號通道將數據發送至光源子系統內的驅動電路，以驅動DFB激光器發出光脈沖，或者驅動光強度調制器(IM)/相位調制器(PM)，視光脈沖調制機制不同，信號通道數有不同數量的場景。例如，相位調制需要3路，基于誘騙態的偏振調制需要8路。

圖1示出了現有技術的一種量子密鑰分發系統的控制器結構。如圖所示，控制器采用FPGA內嵌的多個高速串行解串器(SerDes)電路發送光子信息流至片外，并通過PCB板連接至光源子系統的發光驅動電路中以根據BB84協議來實現光脈沖的生成。

將隨機數調制到QKD光源有多種調制機制來實現BB84協議，其中偏振與相位調制是兩種應用最廣泛的方式。為了增強安全性，有些系統還發送誘騙態信號。此外，高成碼率始終是QKD系統追求的目標之一，所以不同應用場景對發光速率要求也會不同，如有40MHz、625MHz、1.25GHz等。這些不同要求綜合起來使得從控制器輸出的信號通道數、信號輸出速率和對信號傳輸的電氣特性要求相差很大。QKD系統要求多通道信號傳輸時各通道間信號延時抖動不超過20ps，無論是采用分立芯片通過PCB連接、還是獨立設計專用接口電路，這是一個超出常規CMOS工藝技術的最低延時抖動限度。

目前為止，QKD系統并沒有統一的控制器到光源的數據傳輸標準接口，不同研制者、不同應用場景、不同調制機制采用接口方式都不同，這給來自不同研制單位QKD控制器與光源模塊互連帶來不便，間接造成系統成本增加。

同時，目前市場上還未出現QKD控制器專用芯片，所有系統設備商都還是采用FPGA作為其主控器和數據處理芯片，從主控到發光單元之間采用FPGA嵌入的多個SerDes來實現光子信息數據的發送，尤其發光速率較高時，SerDes通道必不可少。然而，本發明人發現，采用通用FPGA及其本身的SerDes資源來實現發光數據信息與發光單元間接口至少存在以下技術不足：

1.對于采用FPGA的系統，上電后需要從外部讀出FPGA配置代碼對FPGA進行重新配置，對所用FPGA高速接口資源進行配置包含在其中。

2.FPGA發送接口電路通道間不存在耦合關系，理論上不同芯片SerDes通道間存在較大延時差，盡管采用現代納米CMOS工藝的FPGA的SerDes通道間延時差可以小至20ps級。

3.SerDes是一種高性能的高速數據收發雙向電路，內部含有編解碼(如8b10b)、模擬與數字均衡、時鐘數據恢復(CDR)等復雜電路，而QKD光子信息數據只需要單向發送，無需SerDes內含有的上述功能電路，采用SerDes來發送發光數據存在資源浪費問題。

4.在FPGA供應不足或其高速通道數量不足、或者通道間延時抖動很大情況下，采用其他通用芯片來構建發送數據通道十分不便。

發明內容