[發明專利]半導體存儲器、半導體結構及其制造方法

在審

• 申請號: 201910955273.4
• 申請日: 2019-10-09
• 公開（公告）號: CN112652622A
• 公開（公告）日: 2021-04-13
• 發明（設計）人: 李寧;江文涌
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 王輝;闞梓瑄

本公開涉及存儲器技術領域，關于一種半導體結構、半導體結構的制造方法及半導體存儲器。該半導體結構包括：襯底、隔離結構、字線溝槽及字線，隔離結構形成于所述襯底中，并在所述襯底中界定出多個有源區；字線溝槽形成于所述襯底與所述隔離結構上；字線設于所述字線溝槽中，所述字線穿過所述有源區及所述隔離結構；其中，在所述字線溝槽的深度方向上，位于所述有源區上的所述字線的高度大于至少部分位于所述隔離結構上的所述字線的高度。本公開提供的半導體結構，能夠降低工作狀態時有源隔離區域的字線對于相鄰有源區域的存儲晶體管電性的影響，減少泄露電流。

技術領域

本公開涉及存儲器技術領域，具體而言，涉及一種半導體結構、半導體結構的制造方法與半導體存儲器。

背景技術

隨著電子產品日益朝向輕、薄、短、小發展，動態隨機存取存儲器(Dynamic RandomAccess Memory，DRAM)組件的設計也必須符合高集成度、高密度的要求朝小型化發展的趨勢發展，為提高動態隨機存取存儲器的積集度以加快組件的操作速度，以及符合消費者對于小型化電子裝置的需求，近年來發展出埋入式柵極字線動態隨機存取存儲器，以滿足上述種種需求。

然而，隨著動態隨機存儲器的陣列不斷減小，隨著器件尺寸的減小，字線電阻會逐漸增大，其增加了器件的訪問時間，通常通過增加字線的高度以實現自身的低電阻，而較大的柵誘導漏極泄漏電流會大大降低存儲器件的可靠性，增加存儲器件的刷新頻率，增加存儲器件功耗。

需要說明的是，在上述背景技術部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。

發明內容

本公開的目的在于提供一種能夠降低工作狀態時有源隔離區域的字線對于相鄰有源區域的存儲晶體管電性的影響，減少泄露電流的半導體結構、半導體結構的制造方法與半導體存儲器。

根據本公開的一個方面，提供了一種半導體結構，該半導體結構包括：

襯底；

隔離結構，形成于所述襯底中，并在所述襯底中界定出多個有源區；

字線溝槽，形成于所述襯底與所述隔離結構上；以及

字線，設于所述字線溝槽中，所述字線穿過所述有源區及所述隔離結構；其中，

在所述字線溝槽的深度方向上，位于所述有源區上的所述字線的高度大于至少部分位于所述隔離結構上的所述字線的高度。

在本公開的一種示例性實施例中，位于所述有源區上的所述字線溝槽的深度大于至少部分位于所述隔離結構上的所述字線溝槽的深度。

在本公開的一種示例性實施例中，所述隔離結構上的所述字線溝槽的深度小于所述有源區上的所述字線溝槽的深度的區域的高度為28nm～32nm。

在本公開的一種示例性實施例中，在所述字線溝槽的寬度方向上，位于所述隔離結構上的所述字線的寬度大于位于所述有源區上的所述字線的寬度。

在本公開的一種示例性實施例中，在所述字線溝槽的寬度方向上，位于所述隔離結構上的所述字線的寬度為20nm～35nm。

在本公開的一種示例性實施例中，至少一個所述有源區設有兩條所述字線穿過。

根據本公開的另一個方面，提供了一種半導體結構的制造方法，該制造方法包括：

提供一襯底；

在所述襯底中形成隔離結構，所述隔離結構在所述襯底中界定出多個有源區；

在所述襯底與所述隔離結構上形成字線溝槽；