[發明專利]一種基于大豆蛋白的阻變存儲器及其制備方法和應用

有效

• 申請號: 201910955015.6
• 申請日: 2019-10-09
• 公開（公告）號: CN112635663B
• 公開（公告）日: 2022-08-30
• 發明（設計）人: 孫艷梅;溫殿忠
• 申請（專利權）人: 黑龍江大學
• 主分類號: H01L45/00
• 分類號: H01L45/00;G11C13/00
• 代理公司: 哈爾濱市陽光惠遠知識產權代理有限公司 23211
• 代理人: 李恩慶

一種基于大豆蛋白的阻變存儲器及其制備方法和應用，屬于電子技術以及存儲器器件技術領域。本發明為了解決現有阻變存儲器無法實現存算一體邏輯門的構建問題。本發明將大豆蛋白薄膜作為阻變存儲器的活性層，濺射有氧化銦錫薄膜的聚對苯二甲酸乙二醇酯作為襯底，鎂作為上電極，獲得大豆蛋白阻變存儲器。本發明制得的阻變存儲器的阻變特性是初始態就處于高導態，當外加電壓不斷增大，到達一定值后，電流發生兩次突然地降低，表現出負阻效應，且阻態的躍變發生了兩次，這種阻變特性為邏輯門的構建提供基礎。該阻變存儲器不僅能夠存儲數據，還能夠處理數據。與傳統的的馮諾依曼體系相比，本發明不僅可以作為信息存儲的單元，還可以作為邏輯門處理數據。

技術領域

本發明涉及一種基于大豆蛋白的阻變存儲器及其制備方法和應用，屬于電子技術以及存儲器器件技術領域。

背景技術

隨著物聯網時代的到來，海量的數據蜂擁而至。特別是各種應用終端和邊緣側需要處理的數據越來越多，而且對處理器的穩定性以及功耗提出了越來越高的要求，傳統的計算體系和架構的短板就顯得愈加突出。存算一體是一種極具發展前景的新型計算架構，可有效避免信息處理過程中數據的頻繁傳輸，有效緩解馮諾依曼瓶頸。

阻變存儲器作為一種具有存儲效應的阻變開關，可使數據處理和數據存儲同時進行，存算一體可有效避免信息處理過程中數據的頻繁傳輸。因此，提供一種能夠直接實現邏輯門搭建的阻變存儲器是十分必要的。

發明內容

本發明為了解決現有阻變存儲器無法實現存算一體邏輯門的構建問題，提供了一種基于大豆蛋白的阻變存儲器及其制備方法和使用其構建存算一體邏輯門方法。

本發明的技術方案：

一種基于大豆蛋白阻變存儲器的制備方法，該方法的操作步驟為：

步驟1，將大豆在去離子水中浸泡后，打碎過濾，得到前驅體溶液；

步驟2，室溫下，將前驅體溶液旋涂在聚對苯二甲酸乙二醇酯襯底磁控濺射有氧化銦錫的薄膜上，然后烘干，形成阻變存儲層；

步驟3，在阻變存儲層上利用掩膜法真空蒸鍍制備厚度為200nm、直徑為200um的圓形鎂層矩陣，形成上電極。

優選的：所述的步驟1中每5mg的大豆加入1ml的去離子水，大豆在去離子水中浸泡24小時。

優選的：所述的步驟1中使用0.22μm孔徑的濾網進行過濾。

優選的：所述的步驟2中前驅體溶液旋涂厚度為85±5nm。

優選的：所述的步驟2中烘干溫度為30～35℃。

由上述方法制得的大豆蛋白阻變存儲器的阻變特性為：在0V→-5V的電壓掃描過程中，電流分別在電壓為-0.95V和-1.80V處降低。

使用上述大豆蛋白阻變存儲器構建存算一體邏輯門的方法，其中邏輯門包括與非門和或非門；所述的與非門，將兩個2ms的-1.6V脈沖信號作為兩個輸入，定義兩個脈沖信號都不輸入或輸入其中一個信號，輸出為1；定義兩個脈沖信號都輸入，輸出為0；所述的或非門，將；兩個2ms的-3V脈沖信號作為兩個輸入，定義兩個脈沖信號都不輸入，輸出為1；定義兩個脈沖信號都輸入或輸入其中一個信號，輸出為0。

本發明具有以下有益效果：本發明與傳統的CMOS結構的存儲器相比，它不僅能夠存儲數據，也能夠處理數據。與傳統的的馮諾依曼體系相比，本發明的阻變存儲器不僅可以作為信息存儲的單元，還可以作為邏輯門處理數據。本發明制得的阻變存儲器不同于現有阻變存儲器，而是初始態就處于高導態，當外加電壓不斷增大，到達一定值后，電流發生兩次突然地降低，表現出負阻效應，且阻態的躍變發生了兩次，這種阻變特性為邏輯門的構建提供基礎。

附圖說明

圖1為在直流電壓掃描下本發明制得阻變存儲器的電流-電壓曲線；