[發明專利]漏電補償動態寄存器、數據運算單元、芯片、算力板及計算設備

在審

• 申請號: 201910947683.4
• 申請日: 2019-09-30
• 公開（公告）號: CN110706731A
• 公開（公告）日: 2020-01-17
• 發明（設計）人: 張建;張楠賡;鮑進華;劉杰堯;吳敬杰;馬晟厚
• 申請（專利權）人: 杭州嘉楠耘智信息科技有限公司
• 主分類號: G11C19/28
• 分類號: G11C19/28;G06F15/78
• 代理公司: 11006 北京律誠同業知識產權代理有限公司
• 代理人: 張燕華;祁建國

1.一種漏電補償動態寄存器，其特征在于，包括：

一輸入端，用于輸入一數據；

一輸出端，用于輸出所述數據；

一時鐘信號端，用于提供時鐘信號；

一模擬開關單元，在所述時鐘信號控制下傳輸所述數據；

一數據鎖存單元，在所述時鐘信號控制下鎖存所述數據；

一輸出驅動單元，用于反相并輸出從所述數據鎖存單元接收到的所述數據；

所述模擬開關單元、所述數據鎖存單元、所述輸出驅動單元依次串接在所述輸入端和所述輸出端之間，所述模擬開關單元和所述數據鎖存單元之間具有一節點；

其中，還包括一漏電補償單元，所述漏電補償單元電性連接在所述節點與所述輸出端之間。

2.如權利要求1所述的漏電補償動態寄存器，其特征在于：所述漏電補償單元具有一第一端、一第二端以及一控制端，所述第一端電性連接至所述輸出端，所述第二端電性連接至所述節點。

3.如權利要求2所述的漏電補償動態寄存器，其特征在于：所述漏電補償單元包括一PMOS晶體管及一NMOS晶體管，所述PMOS晶體管及所述NMOS晶體管串聯連接在所述輸出端與所述節點之間。

4.如權利要求3所述的漏電補償動態寄存器，其特征在于：所述PMOS晶體管具有一源極端、一漏極端及一柵極端，所述NMOS晶體管具有一源極端、一漏極端及一柵極端，所述PMOS晶體管的所述源極端電性連接至所述輸出端，所述漏極端電性連接至所述NMOS晶體管的所述漏極端，所述NMOS晶體管的所述源極端電性連接至所述節點。

5.如權利要求4所述的漏電補償動態寄存器，其特征在于：所述PMOS晶體管與所述NMOS晶體管的柵極端并聯并電性連接至一電源。

6.如權利要求4所述的漏電補償動態寄存器，其特征在于：所述PMOS晶體管與所述NMOS晶體管的柵極端并聯并電性連接至所述節點。

7.如權利要求3所述的漏電補償動態寄存器，其特征在于：所述PMOS晶體管具有一源極端、一漏極端及一柵極端，所述NMOS晶體管具有一源極端、一漏極端及一柵極端，所述NMOS晶體管的所述源極端電性連接至所述輸出端，所述漏極端電性連接至所述PMOS晶體管的所述漏極端，所述PMOS晶體管的所述源極端電性連接至所述節點。

8.如權利要求7所述的漏電補償動態寄存器，其特征在于：所述PMOS晶體管與所述NMOS晶體管的柵極端并聯并電性連接至一地。

9.如權利要求7所述的漏電補償動態寄存器，其特征在于：所述PMOS晶體管與所述NMOS晶體管的柵極端并聯并電性連接至所述節點。

10.如權利要求2所述的漏電補償動態寄存器，其特征在于：所述漏電補償單元包括一PMOS晶體管，所述PMOS晶體管具有一源極端、一漏極端及一柵極端，所述PMOS晶體管的所述源極端電性連接至所述輸出端，所述漏極端電性連接至所述節點，所述柵極端電性連接至一電源。

11.如權利要求2所述的漏電補償動態寄存器，其特征在于：所述漏電補償單元包括一NMOS晶體管，所述NMOS晶體管具有一源極端、一漏極端及一柵極端，所述NMOS晶體管的所述漏極端電性連接至所述輸出端，所述源極端電性連接至所述節點，所述柵極端電性連接至一地。

12.如權利要求1所述的漏電補償動態寄存器，其特征在于：所述時鐘信號包括一第一時鐘信號及一第二時鐘信號，所述第一時鐘信號與所述第二時鐘信號反相。

13.如權利要求1所述的漏電補償動態寄存器，其特征在于：所述模擬開關單元為傳輸門。

14.如權利要求1所述的漏電補償動態寄存器，其特征在于：所述數據鎖存單元為三態反相器。