[發(fā)明專利]一種復(fù)雜算法的測試激勵(lì)生成器及其控制方法

有效

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• 申請日: 2019-09-27
• 公開（公告）號(hào): CN110688821B
• 公開（公告）日: 2023-10-13
• 發(fā)明（設(shè)計(jì)）人: 何寧寧;劉戩
• 申請（專利權(quán)）人: 北京中電華大電子設(shè)計(jì)有限責(zé)任公司
• 主分類號(hào): G06F30/398
• 分類號(hào): G06F30/398;G06F30/20
• 代理公司: 北京成創(chuàng)同維知識(shí)產(chǎn)權(quán)代理有限公司 11449
• 代理人: 蔡純

本發(fā)明涉及一種復(fù)雜算法的測試激勵(lì)生成器及其控制方法，其包括：固定向量生成模塊、隨機(jī)向量生成模塊、特殊向量生成模塊、時(shí)序監(jiān)測模塊、驗(yàn)證方案輸入接口模塊、時(shí)序信號(hào)輸入接口模塊和測試激勵(lì)輸出接口模塊；固定向量生成模塊產(chǎn)生寄存器復(fù)位讀寫屬性等激勵(lì)，隨機(jī)向量生成模塊產(chǎn)生受約束的隨機(jī)化激勵(lì)；特殊向量生成模塊產(chǎn)生無法采用SystemVerilog隨機(jī)化命令生成的特殊激勵(lì)；測試激勵(lì)生成器通過驗(yàn)證方案輸入接口模塊獲取控制信號(hào)，分別控制不同的向量生成模塊生成相應(yīng)的測試激勵(lì)，通過測試激勵(lì)輸出接口模塊輸出測試激勵(lì)；測試激勵(lì)生成器通過來自時(shí)序信號(hào)輸入接口模塊獲取控制信號(hào)，控制所輸出的測試激勵(lì)的加載及驗(yàn)證啟動(dòng)；時(shí)序監(jiān)測模塊通過時(shí)序信號(hào)輸入接口模塊監(jiān)測復(fù)雜算法驗(yàn)證系統(tǒng)的狀態(tài)信息。本發(fā)明適用于純硬件或軟硬協(xié)同實(shí)現(xiàn)的復(fù)雜算法的測試激勵(lì)生成，可以有效提高復(fù)雜算法驗(yàn)證的質(zhì)量和效率。

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域中復(fù)雜算法模塊的仿真驗(yàn)證，具體涉及一種復(fù)雜算法的測試激勵(lì)生成器及其控制方法。

背景技術(shù)

一般而言，算法的復(fù)雜度大小在很大程度上決定其RTL實(shí)現(xiàn)的復(fù)雜度大小，為了保證驗(yàn)證的功能覆蓋率，復(fù)雜算法的RTL仿真驗(yàn)證方案不可避免變得龐大繁瑣。特別地，根據(jù)應(yīng)用需求不同，同一類復(fù)雜算法可能采用軟硬協(xié)同或純硬件等多種實(shí)現(xiàn)方式，以獲得更靈活的應(yīng)用特性或者達(dá)到較高的數(shù)據(jù)吞吐率。高復(fù)雜度和多樣化的實(shí)現(xiàn)方式都使得復(fù)雜算法的RTL仿真驗(yàn)證難度大大增加。

為了實(shí)現(xiàn)軟硬協(xié)同或純硬件實(shí)現(xiàn)的復(fù)雜算法驗(yàn)證(例如深度學(xué)習(xí)算法、公鑰算法等)，本發(fā)明公開一種復(fù)雜算法的測試激勵(lì)生成器及其控制方法，能夠適用于軟硬協(xié)同或純硬件實(shí)現(xiàn)的復(fù)雜算法的測試激勵(lì)生成，可以應(yīng)用在基于Verilog/SystemVerilog的傳統(tǒng)仿真驗(yàn)證結(jié)構(gòu)或基于UVM方法學(xué)的仿真驗(yàn)證結(jié)構(gòu)中，有效降低仿真驗(yàn)證難度，提高復(fù)雜算法驗(yàn)證的質(zhì)量和效率。

發(fā)明內(nèi)容

本發(fā)明提供一種復(fù)雜算法的測試激勵(lì)生成器，在原有驗(yàn)證環(huán)境的基礎(chǔ)上(基于Verilog/SystemVerilog的傳統(tǒng)仿真驗(yàn)證結(jié)構(gòu)或基于UVM方法學(xué)的仿真驗(yàn)證結(jié)構(gòu))，只需增加一個(gè)測試激勵(lì)生成器模塊，即可實(shí)現(xiàn)復(fù)雜算法的測試激勵(lì)生成；該復(fù)雜算法測試激勵(lì)生成器適用于軟硬協(xié)同或純硬件實(shí)現(xiàn)的復(fù)雜算法驗(yàn)證，降低仿真驗(yàn)證難度，提高復(fù)雜算法的驗(yàn)證質(zhì)量。

本發(fā)明提供一種復(fù)雜算法的測試激勵(lì)生成器的控制方法，實(shí)現(xiàn)測試激勵(lì)的高效產(chǎn)生與加載，能提高復(fù)雜算法的驗(yàn)證效率。

本發(fā)明提供一種復(fù)雜算法的測試激勵(lì)生成器(100)由固定向量生成模塊(101)、隨機(jī)向量生成模塊(102)、特殊向量生成模塊(103)、時(shí)序監(jiān)測模塊(104)、驗(yàn)證方案輸入接口模塊(105)、時(shí)序信號(hào)輸入接口模塊(106)和測試激勵(lì)輸出接口模塊(107)構(gòu)成；測試激勵(lì)的生成控制信號(hào)通過驗(yàn)證方案輸入接口模塊(105)輸入至測試激勵(lì)生成器(100)，測試激勵(lì)生成器(100)通過時(shí)序信號(hào)輸入接口模塊(106)從復(fù)雜算法驗(yàn)證系統(tǒng)(108)獲取時(shí)序信號(hào)，所述時(shí)序信號(hào)經(jīng)過時(shí)序監(jiān)測模塊(104)處理后用于控制測試激勵(lì)的加載及驗(yàn)證啟動(dòng)，測試激勵(lì)生成器(100)產(chǎn)生測試激勵(lì)后通過測試激勵(lì)輸出接口模塊(107)輸出至復(fù)雜算法驗(yàn)證系統(tǒng)(108)。

在一種復(fù)雜算法的測試激勵(lì)生成器(100)中，固定向量生成模塊(101)實(shí)現(xiàn)寄存器復(fù)位值、寄存器讀寫屬性和RAM讀寫屬性的測試激勵(lì)生成。

在一種復(fù)雜算法的測試激勵(lì)生成器(100)中，隨機(jī)向量生成模塊(102)的隨機(jī)化機(jī)制采用SystemVerilog的隨機(jī)化命令產(chǎn)生符合復(fù)雜算法輸入數(shù)據(jù)格式的合法隨機(jī)數(shù)據(jù)和不符合復(fù)雜算法輸入數(shù)據(jù)格式的非法隨機(jī)數(shù)據(jù)。

在一種復(fù)雜算法的測試激勵(lì)生成器(100)中，特殊向量生成模塊(103)具備復(fù)雜算法運(yùn)算功能，能夠生成符合復(fù)雜運(yùn)算特性的特殊激勵(lì)。

在一種復(fù)雜算法的測試激勵(lì)生成器(100)中，時(shí)序監(jiān)測模塊(104)實(shí)時(shí)監(jiān)測復(fù)雜算法模塊的時(shí)序信號(hào)，并控制測試激勵(lì)的加載過程。