[發明專利]一種3D NAND及其制作方法

在審

• 申請號: 201910923963.1
• 申請日: 2019-09-27
• 公開（公告）號: CN110649030A
• 公開（公告）日: 2020-01-03
• 發明（設計）人: 陳亮;劉威
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11551
• 分類號: H01L27/11551;H01L27/11578
• 代理公司: 11227 北京集佳知識產權代理有限公司
• 代理人: 溫可睿

本申請公開一種3D NAND及其制作方法，其中，3D NAND通過第一金屬部將金屬層中的第一金屬部和第一半導體襯底電性連接，通過第二金屬部將金屬層中的第二金屬部和通孔中導電層電性連接，其中，通孔中的導電層、介質層與第一半導體襯底之間形成電容，使得電容位于襯底內，占據3DNAND的第一半導體襯底的閑置區域，從而避免占用較大的襯底區域。同時，第一金屬部作為第一極板、第二金屬部作為第二極板，第一金屬部和第二金屬部之間還能形成MOM電容，從而增大了第一金屬部、第一半導體襯底、介質層、導電層、第二金屬部之間形成的電容的容量。

技術領域

本發明涉及半導體器件及其制作方法，特別涉及一種3D NAND及其制作方法。

背景技術

3D NAND是閃存技術，其采用垂直堆疊存儲單元來增大容量以得到較高的儲存密度。

隨著3D NAND技術朝向高密度和高容量前進，特別是從64層至128層的方案，器件的數量和走線的數量顯著增大。常規MOS電容器或MOM電容器在后端階段通常需要大的芯片面積或金屬走線面積，并且大面積的MOS電容可以引起時間相關的電介質擊穿(TimeDependent Dielectric Breakdown，TDDB)問題。

在3D NAND技術中，存儲單元在高電壓下進行編程操作和擦除操作，因此需要電容來實施電壓的提升。典型地，MOS電容、MOM電容、或多晶硅-至-多晶硅電容用于3D NAND芯片電路中。外圍電路中需要大量的電容器件提升電壓，傳統的電容通常都需要占用較大的硅片或金屬走線面積，不利于提高閃存單元的集成度。

發明內容

有鑒于此，本發明提供一種3D NAND及其制作方法，以解決現有技術中隨著3DNAND存儲密度增大，電容占用較大面積的問題，以提高閃存單元的集成度。

為實現上述目的，本發明提供如下技術方案：

一種3D NAND，包括：

第一半導體襯底，包括相對設置的第一表面和第二表面；

貫穿所述第一半導體襯底的絕緣環；

位于所述絕緣環包圍的第一半導體襯底內，且貫通所述第一半導體襯底的多個通孔；

位于所述通孔的內壁上的介質層以及填充所述通孔的導電層；

位于所述第一半導體襯底的第一表面背離第二表面一側的金屬層，所述金屬層包括相互絕緣的第一金屬部和第二金屬部；

電連接所述第一半導體襯底和所述第一金屬部的第一接觸部；

電連接所述導電層和所述第二金屬部的第二接觸部；

所述第一金屬部為第一極板，所述第二金屬部為第二極板。

優選地，所述第一金屬部和所述第二金屬部為位于同一層的金屬層。

優選地，所述第一金屬部和第二金屬部均為梳狀結構。

優選地，所述第一金屬部的梳齒和所述第二金屬部的梳齒相互交叉設置。

優選地，所述金屬層包括相互絕緣且層疊設置的多層金屬層。

優選地，多層金屬層在所述第一半導體襯底上的投影重疊。

優選地，相鄰金屬層中在所述第一半導體襯底上投影重疊的第一金屬部之間相互電性連接；相鄰金屬層中在所述第一半導體襯底上投影重疊的第二金屬部之間相互電性連接。

優選地，所述第一半導體襯底包括第一區域和第二區域，所述第一區域的第一表面上形成有存儲器件，所述絕緣環形成于所述第二區域。