[發明專利]半導體器件及其形成方法

在審

• 申請號: 201910915496.8
• 申請日: 2019-09-26
• 公開（公告）號: CN110957224A
• 公開（公告）日: 2020-04-03
• 發明（設計）人: 王志佑
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種形成半導體器件的方法，包括：

在半導體襯底上方沉積掩模層；

蝕刻所述掩模層以形成圖案化掩模，其中，所述圖案化掩模的側壁包括第一側壁區域、第二側壁區域和第三側壁區域，其中，所述第一側壁區域比所述第二側壁區域更遠離所述半導體襯底，并且所述第二側壁區域比所述第三側壁區域更遠離所述半導體襯底，其中，所述第二側壁區域從所述第一側壁區域和所述第三側壁區域橫向突出；

使用所述圖案化掩模蝕刻所述半導體襯底以形成鰭；

在所述鰭上方形成柵極堆疊件；以及

在鄰近所述柵極堆疊件的所述鰭中形成源極和漏極區域。

2.根據權利要求1所述的形成半導體器件的方法，還包括：

在所述圖案化掩模上方和所述鰭上方沉積多晶硅層；

形成圍繞所述鰭的隔離區域；以及

去除所述圖案化掩模。

3.根據權利要求1所述的形成半導體器件的方法，其中，沉積所述多晶硅層包括介于500℃和900℃之間的工藝溫度。

4.根據權利要求1所述的形成半導體器件的方法，其中，所述第二側壁區域從所述第一側壁區域橫向突出2nm和30nm之間的橫向距離。

5.根據權利要求1所述的形成半導體器件的方法，其中，所述掩模層包括氮化硅。

6.根據權利要求1所述的形成半導體器件的方法，還包括，在所述半導體襯底上沉積氧化物層，其中，所述掩模層沉積在所述氧化物層上。

7.根據權利要求1所述的形成半導體器件的方法，其中，所述第一側壁區域具有介于5nm和50nm之間的第一寬度，并且所述第二側壁區域具有介于7nm和80nm之間的第二寬度。

8.根據權利要求1所述的形成半導體器件的方法，其中，蝕刻所述掩模層包括：

實施第一干蝕刻工藝以使所述掩模層部分地凹進；

在實施所述第一干蝕刻工藝之后，在所述掩模層上方沉積鈍化層；以及

在沉積所述鈍化層之后，實施第二干蝕刻工藝。

9.一種形成半導體器件的方法，包括：

圖案化襯底以形成具有第一粗糙度的半導體帶；

對所述半導體帶實施蝕刻工藝，其中，在所述蝕刻工藝之后，所述半導體帶具有大于所述第一粗糙度的第二粗糙度；

在所述半導體帶的溝道區域上方形成偽柵極堆疊件；

在所述偽柵極堆疊件的側壁上形成柵極間隔件；以及

鄰近所述溝道區域外延生長源極/漏極區域。

10.一種半導體器件，包括：

鰭，從襯底的上表面延伸，所述鰭的側壁具有第一粗糙度；

膜，沿著所述鰭的側壁延伸，所述膜具有大于所述第一粗糙度的第二粗糙度；

柵極堆疊件，設置在所述膜和所述鰭上方；以及

外延區域，鄰近所述鰭設置。