[發明專利]雙重柵極氧化層生長方法及半導體器件的制造方法

在審

• 申請號: 201910914960.1
• 申請日: 2019-09-26
• 公開（公告）號: CN110634735A
• 公開（公告）日: 2019-12-31
• 發明（設計）人: 勾鵬;張真;劉巍
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/8238
• 代理公司: 31211 上海浦一知識產權代理有限公司
• 代理人: 張彥敏

本發明涉及雙重柵極氧化層生長方法及半導體器件的制造方法，涉及半導體集成電路制造工藝，在包括核心器件和輸入輸出器件的半導體襯底上生長厚氧氧化層過程中增加溫度峰值950度的退火工藝，使得厚氧氧化層SiO2更加致密，氧化層與半導體襯底(如硅)之間的拉應力被提高，當核心器件區域去除厚氧氧化層后，應力已經被記憶下來，提高了溝道中的電子遷移率，同時由于此工藝過程是在器件淺摻雜、源漏離子注入之前，對于器件的總體電性性能不會產生很大的影響，而電子遷移率的提高使得器件在相同的工作電壓下，可以實現更高的飽和電流。

技術領域

本發明涉及半導體集成電路制造工藝，尤其涉及一種雙重柵極氧化層生長方法及半導體器件的制造方法。

背景技術

在半導體集成電路領域，自從金屬氧化物半導體場效應管(MOSFET)器件問世以來，器件尺寸就遵循摩爾定律在縮小，只有不斷縮小器件的尺寸，提高集成電路的集成度，才能獲得更高的性能和更低的成本。然而，現在的集成電路需求越來越多樣化，例如在同一個芯片上要實現不同器件可以同時工作，如不同的工作電壓(輸入輸出器件工作電壓高，核心器件工作電壓低)，因此如何提高集成度也是比較關注的問題。

目前CMOS工藝主要通過雙重柵極(Dual Gate，DG)氧化層生長工藝來提高集成度，因為器件結構一樣，只是電性參數不同，所以生長不同厚度的柵極氧化層，可以實現兩種不同工作電壓下的器件，請參閱圖1，圖1為半導體集成電路制造過程示意圖。如圖1所示，在同一半導體襯底上集成有輸入輸出器件區域110和核心器件區域120，輸入輸出(Input-Output，IO)器件的工作電壓在2.5V，因此氧化層厚度比較厚，在60A左右，核心(Core)器件的工作電壓在1.05V，因此氧化層厚度比較薄，在20A左右，這樣能夠在一套工藝中實現兩種不同的柵氧化層厚度，從而達成不同的器件需求，不僅極大地提高了集成度，同時減少了光罩，降低成本。

目前CMOS工藝常規的制作流程如下：淺溝槽隔離工藝形成器件有源區；N/P型離子注入形成阱；器件DG氧化層生長(厚氧和薄氧氧化層形成)；柵極生長以及間隔層結構形成；淺摻雜源漏離子注入以及主間隔層結構形成；源漏區離子注入工藝形成器件源極和漏極；金屬硅化物阻擋層形成；制作金屬硅化物，形成有效的歐姆接觸。后段金屬互聯工藝制作DG氧化層生長工藝主要涉及器件DG氧化層生長的步驟，具體流程如下：

首先生長相應厚度的厚氧氧化層，覆蓋所有器件；然后通過光罩將IO器件上的厚氧氧化層保留，將Core器件上的厚氧氧化層刻蝕掉；最后再在Core器件上生長一層相應厚度的薄氧氧化層。這樣就實現了在一套工藝中得到兩種不同的柵氧化層厚度，滿足不同的器件需求。

目前傳統CMOS工藝技術中，通過DG氧化層生長工藝實現了在一套工藝中得到兩種不同的柵氧化層厚度，理論上來講，由于在阱離子注入、柵氧化層厚度、隔離側墻、淺摻雜離子注入、源漏極離子注入一樣的前提下，器件的電性參數應該大致相同。但是實驗表明，雙重柵極氧化層工藝中器件的飽和電流(Idsat)卻比預測的目標值低，請參閱圖2，圖2為DG氧化層生長工藝導致器件Idsat比目標值偏低示意圖。如圖2所示(以N型MOSFET為例)可以明顯看出來NMOS器件的Idsat低于目標值。因此，找到器件驅動電流變低，即電子遷移率變低的原因，提高器件的性能是一個比較迫切的問題。也即，需在滿足集成度的前提下，提高電子遷移率，提高器件的飽和電流。

發明內容

本發明的目的在于提供一種雙重柵極氧化層生長方法，以在滿足集成度的前提下，提高電子遷移率，提高器件的飽和電流。