[發明專利]一種數字觸發檢測方法

有效

• 申請號: 201910898542.8
• 申請日: 2019-09-23
• 公開（公告）號: CN110596439B
• 公開（公告）日: 2021-05-14
• 發明（設計）人: 趙貽玖;王厚軍;嚴皓月;梅思濤;付在明
• 申請（專利權）人: 電子科技大學
• 主分類號: G01R13/02
• 分類號: G01R13/02
• 代理公司: 成都行之專利代理事務所(普通合伙) 51220
• 代理人: 溫利平

本發明公開了一種數字觸發檢測方法，采用FPGA中的高速吉比特收發器對觸發比較器輸出信號(觸發信號)進行采樣與解串，輸出并行觸發數據；在FPGA中對并行觸發信號進行狀態判斷，識別狀態跳變的位置，從而確定觸發點在并行采集數據的位置。對吉比特收發器設置與ADC分頻比的相同倍率進行串并轉換，降速為FGAP能夠穩定工作的速率，這樣使并行觸發數據與被測信號的并行采樣數據具有一一對應關系，在并行觸發數據中識別得到的觸發跳變點即為信號觸發的準確位置，從而解決了數字存儲示波器高速觸發信號無法輸入FPGA、并行ADC采集數據中無法準確定位觸發信號等問題，實現高速并行采樣數字存儲示波器的觸發同步。

技術領域

本發明屬于數字存儲示波器觸發識別技術領域，更為具體地講，涉及一種數字觸發檢測方法，即一種能夠在高速并行采樣數據中準確檢測觸發信號上升沿和下降沿的方法，用于具有觸發功能的數字存儲示波器觸發識別。

背景技術

觸發識別是數字存儲示波器中穩定波形顯示、獲取感興趣信號的重要手段。傳統數字存儲示波器采集觸發原理如圖1所示，被測信號經過模數轉換器采集，輸出采集數據流到現場可編程邏輯器件(FPGA)FPGA中。觸發信號通常由被測信號或外部觸發信號經觸發比較器比較后產生，進入FPGA后進行觸發識別：轉換為邏輯“0”或“1”，如果為上升沿觸發，且滿足預觸發條件，當邏輯“0”變為邏輯“1”，即視為觸發，并對采集數據流的存儲進行控制。

由于高速數字存儲示波器的ADC采集數據流速率高，為了讓FPGA穩定工作，采集數據通常需要進行解串降速處理，即一個采樣時鐘對應多個采樣數據點，這就會導致無法檢測并行多個采樣數據點中具體哪個點為觸發點。此外，對于高速數字存儲示波器，由于觸發信號的頻率也非常高，比較輸出信號將無法進入FPGA，如果采用觸發信號分頻處理，將無法捕獲偶發觸發事件。

發明內容

本發明的目的在于克服現有技術的不足，提出一種數字觸發檢測方法，以準確檢測(識別)出觸發位置。

為實現上述發明目的，本發明數字觸發檢測方法，其特征在于，包括以下步驟：

(1)、采用FPGA中的高速吉比特收發器對觸發比較器輸出信號(觸發信號)進行采樣和串并轉換(解串)，輸出并行觸發數據，其中，吉比特收發器的采樣率與ADC的采樣率相同、吉比特收發器的解串比例與ADC的輸出分頻比N(FPGA內部對采集數據的解串比例)相同；

吉比特收發器輸出的并行觸發數據為N個一組，一組對應一個輸出時鐘周期，并且與ADC輸出的并行采集數據同步(ADC輸出一組采集并行數據，吉比特收發器也輸出一組觸發并行數據)；

(2)、設計一觸發數據狀態檢測電路，觸發數據狀態檢測電路包括上升沿觸發檢測模塊和下降沿觸發檢測模塊，并行觸發數據同時輸入到上升沿觸發檢測模塊和下降沿觸發檢測模塊中；

在上升沿觸發檢測模塊中，預觸發完成后，當一組并行觸發數據出現第一個‘0’到‘1’的變化，則視為上升沿觸發，并將觸發標志trigr由0置為‘1’，并記錄此時的觸發在該觸發并行數據中的位置posr，且觸發完成后在后續數據中不再進行邊沿檢測；

在下降沿觸發檢測模塊中，預觸發完成后，當一組并行觸發數據出現第一個‘1’到‘0’的變化，則視為下降沿觸發，并將觸發標志trigf由0置為‘1’，并記錄此時的觸發在該觸發并行數據中的位置posf，且觸發完成后在后續數據中不再進行邊沿檢測；

(3)、根據數字存儲示波器的觸發沿設置情況，經邊沿選擇信號Trig_sel選擇上升沿觸發檢測模塊輸出的觸發標志trigr和位置posr或下降沿觸發檢測模塊輸出的觸發標志trigf和位置posf作為系統觸發狀態trig和觸發位置flag；

數字存儲示波器觸發存儲控制電路利用系統觸發狀態trig由‘0’到‘1’的變化，鎖存并行采集數據的存儲地址，再由觸發位置flag確定觸發位置在該地址中的對應觸發點，實現觸發點在并行采集數據的位置。