[發明專利]一種集成低勢壘JBS的SiC-MOS器件的制備方法

在審

• 申請號: 201910879294.2
• 申請日: 2019-09-18
• 公開（公告）號: CN110473915A
• 公開（公告）日: 2019-11-19
• 發明（設計）人: 姚金才;陳宇;朱超群
• 申請（專利權）人: 深圳愛仕特科技有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 44632 深圳倚智知識產權代理事務所(普通合伙)
• 代理人: 霍如肖<國際申請>=<國際公布>=<進入

本發明公開了一種集成低勢壘JBS的SiC?MOS器件的制備方法。本發明將傳統溝槽MOS的P?well分割，在相鄰溝槽之間的中心部分區域集成低勢壘JBS二極管，相比直接使用SiCMOS寄生二極管，通過在器件內集成JBS二極管的技術手段降低了正向導通壓降，使其在逆變電路、斬波電路等電能變換應用中更易實現正向導通，且具有較低功率損耗以及較高的工作效率；本發明制備的SiC?MOS器件在逆變電路、斬波電路等電能變換應用中具有反向恢復時間短，反向恢復電荷少的特點以及較快的開關速度，直接在器件內部集成一個二極管使用，降低了器件使用數目，減少了器件之間的連線，具有生產成本低、器件可靠性高以及系統體積小的優勢。

技術領域

本發明屬于半導體技術領域，具體涉及一種集成低勢壘JBS的SiC-MOS器件的制備方法。

背景技術

碳化硅材料具有優良的物理和電學特性，SiC MOSFET器件則具有開關速度快、導通電阻小等優勢，且在較小的外延層厚度可以實現較高的擊穿電壓水平，減小功率開關模塊的體積，降低能耗，在功率開關、轉換器等應用領域中優勢明顯。

碳化硅VDMOS器件在傳統逆變電路、斬波電路等電路應用中一般需要與一個反并聯二極管共同發揮作用，傳統溝槽的SiC-MOS器件如圖1所示，通常有兩種方式：其一為直接使用器件P阱區，N－漂移區與N+襯底形成的寄生PIN二極管。然而，此方式下得到的寄生碳化硅二極管的導通壓降大(碳化硅PN結導通壓降約為3V)，并且反向恢復特性差(正向導通時漂移區電導調制注入大量過剩載流子)，導致了高功率損耗，這與當下強調綠色環保的應用理念相悖；同時，因其工作速度低而導致工作效率低下，這對碳化硅VDMOS器件在逆變電路、斬波電路等應用中極為不利；其二為將器件與外部一個快恢復二極管((FRD)反并聯使用。然而，此方式會引起系統成本的上升、體積的增大以及因金屬連線增加而導致的可靠性降低，最終使得碳化硅VDMOS器件在傳統逆變電路、斬波電路等電路應用中的推廣受到了一定的阻礙。

發明內容

本發明的目的在于提供一種集成低勢壘JBS的SiC-MOS器件的制備方法，以解決上述背景技術中提出的問題。

為實現上述目的，本發明采用了如下技術方案：

一種集成低勢壘JBS的SiC-MOS器件的制備方法，包括如下步驟：

S1、對SiC襯底和SiC外延層進行清洗并且干燥；

S2、在SiC外延層表面上進行鋁離子注入，形成P-well阱區；

S3、在P-well阱區上表面進行氮離子注入，形成源極接觸n+區域；

S4、在P-well阱區與源極接觸n+區域邊緣之間進行鋁離子注入，形成源極接觸P+區域，其中源極接觸P+區域的一個側面與P-well阱區重合，另一側面與源極接觸n+區域部分重疊，重疊區域寬度0.2μm；

S5、對注入的雜質離子進行高溫激活；

S6、柵極溝槽的刻蝕；

S7、對SiC襯底、SiC外延層以及柵極溝槽進行表面處理，使表面干凈、平滑，并且在SiC外延層上表面及柵極溝槽表面進行干氧氧化，形成厚度50nm的SiO₂絕緣柵介質層，并且在SiO₂絕緣柵介質層上通過低壓熱壁化學氣相淀積法淀積形成磷離子摻雜濃度為1×10²⁰cm^-3，厚度為800nm的柵電極層；

S8、對SiO₂絕緣柵介質層以及柵電極層進行光刻、刻蝕，僅保留有柵極溝槽內部的SiO₂絕緣柵介質層以及柵電極層；

S9、隔離介質層的淀積、光刻與刻蝕；

S10、通過lift-off工藝濺射金屬Ni淀積源極歐姆接觸金屬；