[發明專利]靜電保護結構

在審

• 申請號: 201910877029.0
• 申請日: 2019-09-17
• 公開（公告）號: CN112530932A
• 公開（公告）日: 2021-03-19
• 發明（設計）人: 雷瑋;李宏偉;程惠娟
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 王立娜;湯陳龍

1.一種靜電保護結構，其特征在于，包括：

多個電壓域電路，每個所述電壓域電路至少包括地電平總線；

連接相鄰的地電平總線的導通電路，所述導通電路至少包括控制端，所述控制端在檢測到相鄰的地電平總線的電位差時，控制所述導通電路建立所述相鄰的地電平總線之間的通路。

2.如權利要求1所述的靜電保護結構，其特征在于，所述相鄰的地電平總線包括第一地電平總線和第二地電平總線；

所述導通電路包括第一導通單元和第二導通單元，所述第一導通單元用于建立第一地電平總線至第二地電平總線的通路，所述第二導通單元用于建立第二地電平總線至第一地電平總線的通路。

3.如權利要求2所述的靜電保護結構，其特征在于，所述第一導通單元和所述第二導通單元均為MOS器件。

4.如權利要求3所述的靜電保護結構，其特征在于，所述控制端包括位于第一導通單元的第一控制端和位于第二導通單元的第二控制端；

所述第一導通單元為第一PMOS晶體管，所述第一PMOS晶體管的柵極與源極連接所述第二地電平總線，漏極連接所述第一地電平總線，其中，所述第一PMOS晶體管的柵極作為所述第一控制端；

所述第二導通單元為第二PMOS晶體管，所述第二PMOS晶體管的柵極與源極連接所述第一地電平總線，漏極連接所述第二地電平總線，其中，所述第二PMOS晶體管的柵極作為所述第二控制端。

5.如權利要求4所述的靜電保護結構，其特征在于，所述第一PMOS晶體管位于半導體襯底上，包括：

位于所述半導體襯底內的第一n阱區；

位于所述第一n阱區內的第一PMOS器件單元和第一n型摻雜區；

所述第一PMOS器件單元包括位于所述第一n型阱區上的柵極和位于柵極兩側源區和漏區，以及連接所述源區的源極和連接所述漏區的漏極；

所述第一n型摻雜區位于所述第一PMOS器件單元的源區一側，所述第一n型摻雜區與所述第一PMOS器件的漏區構成寄生二極管，所述第一n型摻雜區與所述第一PMOS器件的源極相連。

6.如權利要求5所述的靜電保護結構，其特征在于，所述第二PMOS晶體管與所述第一PMOS晶體管位于同一半導體襯底上，包括：

位于所述半導體襯底內的第二n阱區；

位于所述第二n阱區內的第二PMOS器件單元和第二n型摻雜區；

所述第二PMOS器件單元包括位于所述第二n型阱區上的柵極和位于柵極兩側源區和漏區，以及連接所述源區的源極和連接所述漏區的漏極；

所述第二n型摻雜區位于所述第二PMOS器件單元的源區一側，所述第二n型摻雜區與所述第二PMOS器件的漏區構成寄生二極管，所述第二n型摻雜區與所述第二PMOS器件的源極相連。

7.如權利要求6所述的靜電保護結構，其特征在于，所述第一PMOS晶體管中的所述第一PMOS器件單元的數量為多個，多個所述第一PMOS器件單元陣列排布在所述第一n阱區內；所述第二PMOS晶體管中的所述第二PMOS器件單元的數量為多個，多個所述第二PMOS器件單元陣列排布在所述第二n阱區內。

8.如權利要求7所述的靜電保護結構，其特征在于，所述地電平總線包括多個地電平分線，一個地電平分線連接一行所述第一PMOS器件單元和/或第二PMOS器件單元。

9.如權利要求3所述的靜電保護結構，其特征在于：

所述第一導通單元為第一NMOS晶體管，所述第一NMOS晶體管的柵極與源極連接所述第一地電平總線，漏極連接所述第二地電平總線，其中，所述第一NMOS晶體管的柵極作為第一控制端；

所述第二導通單元為第二NMOS晶體管，所述第二NMOS晶體管的柵極與源極連接至所述第二地電平總線，漏極連接所述第一地電平總線，其中，所述第二NMOS晶體管的柵極作為第二控制端。