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[發(fā)明專利]一種多串口通信方法及系統(tǒng)在審

專利信息
申請?zhí)枺?/td> 201910859566.2 申請日: 2019-09-11
公開(公告)號: CN110750478A 公開(公告)日: 2020-02-04
發(fā)明(設計)人: 秦金昆;吳閩華;孟慶曉;陳澤江 申請(專利權)人: 深圳震有科技股份有限公司
主分類號: G06F13/42 分類號: G06F13/42;G06F11/10
代理公司: 44268 深圳市君勝知識產權代理事務所(普通合伙) 代理人: 王永文;劉文求
地址: 518057 廣東*** 國省代碼: 廣東;44
權利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關鍵詞: 待發(fā)送數據幀 中央處理器 從設備 寄存器 發(fā)送數據幀 奇偶校驗位 輸出數據幀 字符替換 地址位 主設備 串口 地址位信息 多串口通信 多個從設備 串口協(xié)議 通信連接 多路 替換 寫入 發(fā)送 通信 訪問
【說明書】:

發(fā)明公開了本發(fā)明提供了一種多串口通信方法及系統(tǒng),所述方法包括步驟:當訪問若干個從設備時,將待發(fā)送數據幀寫入中央處理器中的寄存器;所述中央處理器控制所述寄存器接收所述待發(fā)送數據幀,并將所述待發(fā)送數據幀中的奇偶校驗位字符替換為地址位字符,得到替換后的輸出數據幀;將所述輸出數據幀發(fā)送至若干個從設備。本發(fā)明通過中央處理器的寄存器將發(fā)送數據幀中的奇偶校驗位字符替換為地址位字符,是的串口獲取到發(fā)送數據幀的地址位信息,實現主設備與從設備之間支持多路模式的的串口協(xié)議通信,進而實現了主設備與多個從設備之間的通信連接。

技術領域

本發(fā)明涉及嵌入式驅動技術領域,尤其涉及的是一種多串口通信方法及系統(tǒng)。

背景技術

串口在慢速通信協(xié)議上被大量使用,一般應用于要求傳輸的數據不多,速率較低的應用中。如圖1所示,圖1是串口協(xié)議的原理圖,先啟動START(不占幀內容),數據位(5~8位),后面是可選項奇偶校驗位,最后是停止位。其中奇偶校驗可設置為:奇數校驗,偶數校驗,無校驗;停止位可以設置為:1bit,1.5bit,2bit。串口協(xié)議具有幾個重要參數,包括波特率、停止位、數據位和奇偶校驗位,參與串行通信的兩端設備,必須配置完全相同的以上參數才能正確通信。如圖2所示,Windows下面的串口終端軟件,在設置串口屬性時,必須與對端設備設置完全一樣的屬性,才可以進行通信。

一對一的串口通信連接很簡單,收發(fā)也簡單,即發(fā)即收,不需要確定主設備與哪一個從設備通信,因此也不需要地址位。而在多節(jié)點串口通信系統(tǒng)中,有一個主設備Master和若干個從設備Master,主設備的串口發(fā)送TX連接所有從設備的接收RX,所有從設備的發(fā)送TX連接主設備的接收RX。主設備發(fā)送字符時,其它從設備都可以接收,但是從設備不能確定發(fā)送的報文是給自己的,為解決該問題,如圖3與圖4所示,通過給每個設備都編一個互不相同的串口地址,主設備要發(fā)送字符給從設備Slave 1時,第一個字節(jié)是地址位Addr Bit=1,數據位=1的字符,第二個字節(jié)開始,地址位Addr Bit=0,數據位是要發(fā)的實際字符。所有從設備這個都會收到主設備發(fā)出來的信息,收到第一個帶地址位的字符,判斷地址值是不是等于自己的地址,如果不是則丟棄該報文,否則接收,這種機制為多路模式(multidropmode)。多路模式分為手動模式和自動模式,自動模式由硬件自動判斷丟棄,手動模式則由程序判斷是否丟棄。多路模式的幀格式:起始位、5/6/7/8bit數據位(可配5~8)、地址位、奇偶校驗位(可選)、停止位,其比普通模式多了一個地址位,當Addr Bit=1時,其幀第一個字節(jié)即是節(jié)點地址,而不是報文內容,當Addr Bit=0,則整個幀的內容都是報文數據,這種功能常見于MC68681 DUART、MC68HC11 SCI、DSP56000 SCI以及Intel 8051serialinterface。然而現在很多CPU自帶NS16550串口并不支持Addr Bit,而如果要與必須使用地址位的MCU單片機通信,就顯得無能為力。

因此,現有技術還有待于改進和發(fā)展。

發(fā)明內容

基于此,有必要針對上述技術問題,提供一種多串口通信方法及系統(tǒng),實現了主從設備之間支持multidrop mode的串口協(xié)議通信。

本實施例提供了一種多串口通信方法,其中,包括:

當主設備建立與若干個從設備之間的通信連接時,將待發(fā)送數據幀寫入中央處理器中的寄存器;

所述中央處理器控制所述寄存器接收所述待發(fā)送數據幀,根據所述待發(fā)送數據幀是否含有地址數據,將所述待發(fā)送數據幀中的奇偶校驗位字符配置為地址位字符,得到配置后的輸出數據幀;

所述主設備將所述輸出數據幀發(fā)送至若干個從設備。

可選的,所述主設備將所述輸出數據幀發(fā)送至若干個從設備的步驟之后,還包括:

當檢測所述輸出數據幀發(fā)送完畢后,所述中央處理器發(fā)送中斷信號,觸發(fā)向所述中央處理器發(fā)送下一個待發(fā)送數據幀。

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