[發(fā)明專利]一種二級緩存標(biāo)記陣列的校驗單錯處理方法有效
| 申請?zhí)枺?/td> | 201910859104.0 | 申請日: | 2019-09-11 |
| 公開(公告)號: | CN110597656B | 公開(公告)日: | 2023-08-08 |
| 發(fā)明(設(shè)計)人: | 胡向東;尹飛;張曉東;路冬冬 | 申請(專利權(quán))人: | 上海高性能集成電路設(shè)計中心 |
| 主分類號: | G06F11/10 | 分類號: | G06F11/10;G06F12/0811;G06F12/0884 |
| 代理公司: | 上海泰能知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31233 | 代理人: | 宋纓;錢文斌 |
| 地址: | 200120 上海市*** | 國省代碼: | 上海;31 |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 一種 二級緩存 標(biāo)記 陣列 校驗 錯處 方法 | ||
本發(fā)明涉及一種二級緩存標(biāo)記陣列的校驗單錯處理方法,包括以下步驟:并行執(zhí)行校驗標(biāo)記陣列的讀數(shù)據(jù)和命中判斷;根據(jù)校驗結(jié)果和命中結(jié)果綜合判斷請求是否能夠正常執(zhí)行;對于無法正常執(zhí)行的請求,進入重試處理流程獲得正確的數(shù)據(jù)。本發(fā)明能夠提高芯片的設(shè)計頻率。
技術(shù)領(lǐng)域
本發(fā)明涉及二級緩存訪問流程技術(shù)領(lǐng)域,特別是涉及一種二級緩存標(biāo)記陣列的校驗單錯處理方法。
背景技術(shù)
當(dāng)前的通用處理器都采用分層的緩存(簡稱Cache)體系來緩解日益擴大的處理器計算性能和主存供數(shù)性能的差異。其中二級Cache的標(biāo)記陣列存儲了Cache塊對應(yīng)的物理地址,這樣可以以組相聯(lián)的方式將二級Cache中的數(shù)據(jù)和主存中的數(shù)據(jù)建立映射。由于生產(chǎn)工藝缺陷,在讀寫標(biāo)記陣列時可能會產(chǎn)生偶發(fā)性錯誤,這對處理器的正確性產(chǎn)生了一定的影響。為了保證二級Cache標(biāo)記陣列(簡稱STAG)的讀寫數(shù)據(jù)的正確性,主流的做法是在寫之前使用海明碼算法生成ECC校驗碼和數(shù)據(jù)一起寫入,在讀陣列時對讀到的數(shù)據(jù)結(jié)合ECC校驗碼進行檢查。發(fā)生校驗多錯時,硬件不可糾正,通過報錯手段由軟件進行處理。發(fā)生標(biāo)記陣列校驗錯誤時,如果發(fā)生校驗單錯,由硬件自動糾正使用,并記錄出錯次數(shù)進行預(yù)警;所有請求都需要進行校驗檢查確認(rèn)是否出現(xiàn)ECC單錯或多錯。
然而在實際芯片中統(tǒng)計得到的標(biāo)記陣列校驗發(fā)生錯誤的概率非常小,并且其中大多數(shù)為ECC單錯。目前對于標(biāo)記陣列校驗發(fā)生錯誤時,傳統(tǒng)的處理情況如下,請求在二級Cache控制部件的流水線上的訪問情況如圖1,請求通過流水線和STAG的讀寫接口如圖2,具體操作如下:
1)在站臺0,請求仲裁二級Cache控制部件的流水線,獲得訪問STAG的端口權(quán)限;
2)在站臺1,請求讀STAG,獲得讀數(shù)據(jù);
3)在站臺2,對讀數(shù)據(jù)進行校驗,可能情況如下;
a)如果發(fā)生多錯,硬件無法糾正,報機器檢查錯由操作系統(tǒng)處理;
b)如果發(fā)生單錯,硬件自動糾正獲得正確數(shù)據(jù);
c)沒有發(fā)生校驗錯,讀到的數(shù)據(jù)即為正確數(shù)據(jù);
4)在站臺2,校驗完成之后使用正確的數(shù)據(jù)判斷是否命中STAG;
5)在站臺3,如果命中STAG,對請求方發(fā)送數(shù)據(jù)。
由此可見,傳統(tǒng)的請求訪問STAG的處理情況中,無論是否發(fā)生校驗錯,在得到命中結(jié)果之前都需要等待校驗完成。不管讀結(jié)果校驗還是命中判斷,物理實現(xiàn)上的延遲都比較大。如果兩者同時在一個站臺內(nèi)實現(xiàn)完成,那么這個站臺往往成為全核心延遲最大的站臺。這直接決定了芯片可以正確運行的最高頻率。因此,使用傳統(tǒng)STAG單錯處理辦法設(shè)計而成的芯片,在實際可以正確運行的頻率往往在1.0GHz左右。
發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種二級緩存標(biāo)記陣列的校驗單錯處理方法,提高芯片的設(shè)計頻率。
本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:提供一種二級緩存標(biāo)記陣列的校驗單錯處理方法,包括以下步驟:
(1)并行執(zhí)行校驗標(biāo)記陣列的讀數(shù)據(jù)和命中判斷;
(2)根據(jù)校驗結(jié)果和命中結(jié)果綜合判斷請求是否能夠正常執(zhí)行;
(3)對于無法正常執(zhí)行的請求,進入重試處理流程獲得正確的數(shù)據(jù)。
所述步驟(2)中的判斷方式如下:
(a)如果校驗發(fā)現(xiàn)多錯,硬件無法糾正,報機器檢查錯由操作系統(tǒng)處理;
(b)如果校驗發(fā)現(xiàn)單錯,則請求結(jié)束,按照命中結(jié)果進行處理;
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