[發明專利]半導體封裝及其制造方法

在審

• 申請號: 201910857148.X
• 申請日: 2019-09-11
• 公開（公告）號: CN112490129A
• 公開（公告）日: 2021-03-12
• 發明（設計）人: 吳金能
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H01L21/48
• 分類號: H01L21/48;H01L23/538;H01L25/065
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 羅英;臧建明

一種半導體封裝及其制造方法。所述半導體封裝包括第一至三半導體晶粒、第一至三重布線層、導通孔與包封體。第一重布線層位于第一半導體晶粒的主動表面上。第二半導體晶粒以覆晶方式設置于第一重布線層上。第二半導體晶粒通過位于其中的第一硅導孔與第一重布線層電性連接。導通孔位于第一重布線層上且位于第二半導體晶粒周圍。包封體包覆第二半導體晶粒與導通孔。第二重布線層位于包封體上。第三半導體晶粒以覆晶方式設置于第二重布線層上。第三半導體晶粒通過位于其中的第二硅導孔與第二重布線層電性連接。第三重布線層位于第三半導體晶粒上。第二半導體晶粒的面積小于第一半導體晶粒的面積，且第三半導體晶粒的面積大于第二半導體晶粒的面積。

技術領域

本發明涉及一種半導體結構及其制造方法，尤其涉及一種半導體封裝及其制造方法。

背景技術

在半導體封裝技術領域中，半導體封裝一直朝向縮小尺寸以及多功能方面發展。在一般的半導體封裝中，為了滿足多功能需求，通常會包括多個半導體晶粒(die)，且這些晶粒可分別具有不同功能以及具有不同的面積。舉例來說，這些晶粒可包括具有相對大面積的邏輯晶粒(logic die)以及相對小面積的存儲器晶粒(memory die)與控制器晶粒(controller die)等。此外，這些晶粒皆設置于中介層(interposer)上，且通過中介層而與印刷線路板(printed circuit board，PCB)電性連接。如此一來，中介層需要較大的尺寸，因而導致半導體封裝無法有效地微型化。此外，由于半導體封裝中設置有中介層，因此也造成了電信號傳遞速度的延遲。

發明內容

本發明提供一種半導體封裝，其包括彼此堆疊的具有不同尺寸的半導體晶粒，且不具有中介層。

本發明提供一種半導體封裝的制造方法，其用以制造上述的半導體封裝。

本發明的半導體封裝包括第一半導體晶粒、第一重布線層(redistributionlayer，RDL layer)、第二半導體晶粒、多個導通孔(conductive via)、包封體(encapsulant)、第二重布線層、第三半導體晶粒以及第三重布線層。所述第一半導體晶粒具有彼此相對的主動表面與背面。所述第一重布線層設置于所述第一半導體晶粒的所述主動表面上，且與所述第一半導體晶粒電性連接。所述第二半導體晶粒具有彼此相對的主動表面與背面，以所述主動表面朝向所述第一重布線層的方式設置于所述第一重布線層上，其中多個第一硅導孔(through-silicon via，TSV)設置于所述第二半導體晶粒中，且所述第二半導體晶粒通過所述多個第一硅導孔而與所述第一重布線層電性連接。所述多個導通孔設置于所述第一重布線層上，位于所述第二半導體晶粒周圍，且與所述第一重布線層電性連接。所述包封體設置于所述第一重布線層上，且包覆所述第二半導體晶粒以及所述多個導通孔。所述第二重布線層設置于所述包封體上，且與所述多個導通孔以及所述第二半導體晶粒中的所述多個第一硅導孔電性連接。所述第三半導體晶粒具有彼此相對的主動表面與背面，以所述主動表面朝向所述第二重布線層的方式設置于所述第二重布線層上，其中多個第二硅導孔設置于所述第三半導體晶粒中，且所述第三半導體晶粒通過所述多個第二硅導孔而與所述第二重布線層電性連接。所述第三重布線層設置于所述第三半導體晶粒上，且與所述第三半導體晶粒中的所述多個第二硅導孔電性連接。以從所述第三半導體晶粒至所述第一半導體晶粒的俯視角度來看，所述第二半導體晶粒的面積小于所述第一半導體晶粒的面積，且所述第三半導體晶粒的面積大于所述第二半導體晶粒的面積。