[發明專利]居中等比預測電子系統

在審

• 申請號: 201910857095.1
• 申請日: 2019-09-11
• 公開（公告）號: CN110460332A
• 公開（公告）日: 2019-11-15
• 發明（設計）人: 焦杰;劉志;汪濤;張軍武
• 申請（專利權）人: 長春思拓電子科技有限責任公司;焦杰
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 22214 長春眾邦菁華知識產權代理有限公司
• 代理人: 朱紅玲<國際申請>=<國際公布>=<進入

1.居中等比預測電子系統，包括輸入端INA，輸入端INB，輸出端(OUT)，時鐘輸入端(OSC)，第一D觸發器(U1)，第二D觸發器(U2)，第三D觸發器(U10)，第四D觸發器(U4)，第一與門(U3)，第二與門(U11)，第二或門(U18)，非門(U5)，第一數據鎖存器(U7)，第二數據鎖存器(U8)，第三數據鎖存器(U12)，可逆計數器(U6)，計數器(U15)，減法器(U9)，第一比較器(U13)，第二比較器(U14)，第一或門(U16)和T觸發器(U17)；其特征是；

所述輸入端INA與第一D觸發器(U1)的C輸入端連接，輸入端INB與第四D觸發器(U4)的C輸入端連接；

時鐘輸入端(OSC)分別與可逆計數器(U6)的CLK輸入端，計數器(U15)的CP輸入端以及T觸發器(U17)的C輸入端連接；

VCC分別與第一D觸發器(U1)的D輸入端，第二D觸發器(U2)的D輸入端，第三D觸發器(U10)的D輸入端以及第四D觸發器(U4)的D輸入端連接；

第一與門(U3)的輸出端分別與第一D觸發器(U1)的CLR異步輸入端以及第二D觸發器(U2)的CLR異步輸入端連接，第二與門(U11)的輸出端分別與第三D觸發器(U10)的CLR異步輸入端以及第四D觸發器(U4)的CLR異步輸入端連接；

第一D觸發器(U1)的Q端分別與第一與門(U3)的A輸入端，非門(U5)的輸入端以及第二或門(U18)的A輸入端連接，第二D觸發器(U2)的Q端與第一與門(U3)的B輸入端連接，第三D觸發器(U10)的Q端分別與第二與門(U11)的A輸入端以及第二或門(U18)的B輸入端連接，第四D觸發器(U4)的Q端與第一與門(U11)的B輸入端連接，第二或門(U18)的輸出端分別與可逆計數器(U6)的CE輸入端，第一數據鎖存器(U7)的C輸入端以及第二數據鎖存器(U8)的C輸入端連接；

非門(U5)的輸出端與可逆計數器(U6)的輸入端連接，可逆計數器(U6)的輸出端Q[N..0]通過N+1條數據線與第一數據鎖存器(U7)的D[N..0]輸入端連接，第一數據鎖存器(U7)的Q[N..0]輸出端通過D[N..0]數據總線與減法器(U9)的A輸入端連接，第一數據鎖存器(U7)的Q[N..1]輸出端通過D[N..1]數據總線與第二數據鎖存器(U8)的D[N-1..0]輸入端連接；

第二數據鎖存器(U8)的Q[N..0]輸出端與減法器(U9)的B輸入端連接，減法器(U9)的Y輸出端與第三數據鎖存器(U12)的D[N..0]輸入端連接，

第三數據鎖存器(U12)的Q[N..0]輸出端通過P[N..0]數據總線與第一比較器(U13)的A輸入端連接，

第三數據鎖存器(U12)的Q[N..0]輸出端通過數據總線P[N..1]與第二比較器(U14)的B輸入端連接，第二比較器(U14)的輸出端與第一或門(U16)的B輸入端連接；

計數器(U15)的Q[N..0]輸出端通過數據總線Q[N..0]與第一比較器(U13)的B輸入端連接，計數器(U15)的Q[N-1..0]輸出端通過數據總線Q[N-1..0]與第二比較器(U14)的A輸入端連接；

第一比較器(U13)的輸出端分別與計數器(U15)的CLR輸入端以及第一或門(U16)的A輸入端連接，第一或門(U16)的輸出端與T觸發器(U17)的T輸入端連接；

T觸發器(U17)的Q輸出端分別與第三數據鎖存器(U12)的C輸入端，第二D觸發器(U2)的C輸入端、第三D觸發器(U10)的C輸入端以及輸出端(OUT)連接。

2.根據權利要求1所述居中等比預測電子系統，其特征在于；同步信號輸出電路信號輸出周期與輸入數值存在線性關系；第三數據鎖存器(U12)，計數器(U15)，第一比較器(U13)，第二比較器(U14)，第一或門(U16)以及T觸發器(U17)組成了同步信號輸出電路，信號從輸出端(OUT)輸出，輸出信號周期等于時鐘輸入端(OSC)輸入的高頻時鐘信號周期乘以第三數據鎖存器(U12)輸出的數值，占空比為50％；若時鐘輸入端(OSC)輸入的高頻時鐘信號周期為t，第三數據鎖存器(U12)輸出的數值為X，則與輸出端(OUT)輸入信號周期T，存在線性關系：

T＝Xt。