[發明專利]時鐘信號發生器、時域交錯模擬數字轉換器及方法

有效

• 申請號: 201910852860.0
• 申請日: 2019-09-10
• 公開（公告）號: CN111026231B
• 公開（公告）日: 2023-10-03
• 發明（設計）人: S·E·米凱什;海登·C·克蘭福德二世;J·K·凱勒;S·J··鮑姆蓋特納
• 申請（專利權）人: 馬維爾亞洲私人有限公司
• 主分類號: G06F1/06
• 分類號: G06F1/06;H03M1/12
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及時鐘信號發生器、時域交錯模擬數字轉換器及方法，揭示一種基于線性反饋移位寄存器(LFSR)的時鐘信號發生器，包括LFSR，LFSR基于系統時鐘信號(CLK0)輸出多位狀態?；诙辔粻顟B，單相脈沖發生器生成第一及第二時鐘信號(CLK1及CLK2)，CLK1的脈沖速率慢于CLK0的脈沖速率并大于CLK2的脈沖速率。在一些實施例中，第一多相脈沖發生器可基于CLK1及CLK0的N個相位生成CLK1的N個相位，且第二多相脈沖發生器可基于CLK2及CLK0的N個相位生成CLK2的N個相位。且可選地，額外寄存器可使用CLK2的N個相位以進一步生成N組CLK2的M個相位。還揭示包含基于LFSR的時鐘信號發生器的多級電路(例如，時域交錯模擬數字轉換器(ADC))以及相關方法。

技術領域

本發明涉及時鐘信號發生器，尤其涉及適于較快地生成不同的多相位時鐘信號的時鐘信號發生器，采用該不同的多相位時鐘信號的多級電路(例如，時域交錯模擬數字轉換器(analog-to-digital converter；ADC))，以及相關方法。

背景技術

超高速模擬數字轉換器(ADC)設計通常使用時域交錯作為增加吞吐量的方式。如圖1中所示，示例時域交錯ADC可包括具有第一電路級110及第二電路級120的主ADC 100。第一電路級110可包括與輸入節點101連接的初始放大器105。初始放大器105可自輸入節點101接收模擬輸入信號并可緩沖該信號。第一電路級110還包括多個(N個，例如4個)第一電路分支。各第一電路分支可包括第一采樣及保持放大器115₀-115_N-1，其通過相應的第一采樣及保持開關111₀-111_N-1與初始放大器105連接，從而與輸入節點101連接。第二電路級120可包括多個多路復用器(multiplexer)150₀-150_N-1以及多組多個(M個，例如4個)第二電路分支，它們分別連接于該第一電路分支與該多路復用器150₀-150_N-1之間。在給定組中的各第二電路分支可連接于多路復用器150₀-150_N-1的其中相應一個與該第一電路分支的其中相應一個之間，尤其可包括與多路復用器150₀-150_N-1的該相應一個連接的子ADC140₀-140_M-1以及可將該子ADC選擇性連接至該第一電路分支的該相應一個的該第一采樣及保持放大器的第二采樣及保持開關122₀-122_M-1。第二電路級120還可包括數字信號處理器155，其分別自多路復用器150₀-150_N-1接收中間數字輸出信號并在輸出節點102輸出最終數字輸出信號。

時域交錯需要時鐘信號發生器(未顯示)，其可生成不同的、同步的、多相時鐘信號以分別控制不同電路級110、120的時序，包括用于控制該第一電路級組件(包括第一采樣及保持開關111₀-111_N-1以及采樣及保持放大器115₀-115_N-1)的時序的第一時鐘信號的多個相位，以及用于控制該第二電路級組件(包括第二采樣及保持開關122₀-122_M-1以及子ADC140₀-140_M-1)的時序的第二時鐘信號的多個相位，該第二時鐘信號與該第一時鐘信號相比具有較低的脈沖速率以及較長的脈沖寬度。不過，可靠地生成這些不同的、同步的、多相時鐘信號(尤其針對具有總量大的子ADC(例如，16個或更多)的時域交錯ADC)可能是具有挑戰性的。而且，經配置以生成此類時鐘信號的當前可用的時鐘信號發生器需要復雜的時鐘分配網絡、消耗大量的芯片面積及功率，且容易出現需要外部干預來解決的時序毛刺(timingglitch)。

發明內容