[發明專利]一種防止電子雷管起爆器意外起爆電雷管的方法及電路

有效

• 申請號: 201910852828.2
• 申請日: 2019-09-10
• 公開（公告）號: CN111220037B
• 公開（公告）日: 2022-09-09
• 發明（設計）人: 銀慶宇;華小玉;韓延江;孫筑;曾習文;向國安
• 申請（專利權）人: 貴州全安密靈科技有限公司
• 主分類號: F42D1/05
• 分類號: F42D1/05;F42D5/00
• 代理公司: 貴陽中新專利商標事務所 52100
• 代理人: 李亮

1.一種防止電子雷管起爆器意外起爆電雷管的方法，其特征在于，包括以下步驟：

1）數字邏輯處理電路執行初始化；

2）起爆器進入起爆狀態，首先向升壓電路發送升壓命令，并開通升壓開關，升壓電路正常輸出到升壓電壓后，開電完成；

然后數字邏輯處理電路進行短路檢測，每循環一次進行一次短路檢測，每檢測一次間隔固定時間再進行下一次的檢測，每一次檢測都短路才確定為短路，數字邏輯處理電路切斷輸出電源并進行報警提示，所述升壓電壓為8.5V-9.5V；

所述的步驟2）中執行短路檢測時，數字邏輯處理電路首先把起爆器的輸出口設置為高阻狀態，然后監測檢測電路的反饋電流值；當檢測電路的檢測到的反饋電流值數次大于默認值，說明輸出發生了短路，數字邏輯處理電路切斷輸出電源并進行報警提示。

2.根據權利要求1所述的防止電子雷管起爆器意外起爆電雷管的方法，其特征在于：所述的默認值為45-50mA。

3.一種實現如權利要求1所述的方法的電路，其特征在于，包括電源模塊（100）、降壓電路（101）、升壓電路（103）、通斷控制電路（102）、數字邏輯處理電路（107）、驅動電路（108）、檢測電路（109），其中，電源模塊（100）的一端與通斷控制電路（102）相連，電源模塊（100）的另一端與降壓電路（101）連接，降壓電路（101）的另一端分別連接數字邏輯處理電路（107）及檢測電路（109）；升壓電路（103）的一端與通斷控制電路（102）相連，升壓電路的另一端與驅動電路（108）連接，驅動電路（108）與檢測電路（109）連接；還包括晶振電路（104），晶振電路（104）分別與數字邏輯處理電路（107）的時鐘輸入端及降壓電路（101）相連，為數字邏輯處理電路（107）提供時鐘源。

4.如權利要求3所述的電路，其特征在于，還包括電復位電路（105），所述的電復位電路（105）分別與數字邏輯處理電路（107）的復位端及降壓電路（101）相連，使數字邏輯處理電路（107）上電后保持一段時間復位狀態，避免其發出錯誤指令、執行錯誤操作。

5.如權利要求3所述的電路，其特征在于，還包括基準電壓電路（106），基準電壓電路（106）分別與數字邏輯處理電路（107）的采樣端ADC1及降壓電路（101）相連，為數字邏輯處理電路（107）的AD轉換提供2.5 V高精度參考電壓。

6.如權利要求3所述的電路，其特征在于，所述的驅動電路（108）包括電機驅動芯片及外圍輔助元件，電機驅動芯片輸出狀態能在正向模式、反向模式和高阻態之間進行切換，電機驅動芯片的輸出狀態控制端與數字邏輯處理電路（107）的I/O控制端相連，電機驅動芯片的輸出端與檢測電路（109）相連。

7.如權利要求3所述的電路，其特征在于，所述的通斷控制電路（102）的組成包括NMOS管（Q1）、PMOS管（Q2），第一電阻（R1）及第二電阻（R2），其中：NMOS管（Q1）的漏極與PMOS管（Q2）柵極連接、NMOS管（Q1）的柵極與數字邏輯處理電路（107）的I/O控制端連接、NMOS管（Q1）的源極與接地端（GND）連接；PMOS管（Q2）的源極與電源模塊輸出端連接、PMOS管（Q2）的漏極與升壓電路（103）的電源輸入端連接；第一電阻（R1）跨接于PMOS管（Q2）的柵極和源極之間；第二電阻（R2）跨接于NMOS管（Q1）的柵極和源極之間。

8.如權利要求3所述的電路，其特征在于，所述的檢測電路（109）包括了第二NMOS管（Q3）、第三NMOS管（Q5）、第二PMOS管（Q4）、第三電阻（R3）、第四電阻（R4）、第五電阻（R5）、第六電阻（R6）、第七電阻（R7）、第八電阻（R8）、第一半導體放電管（Z1）、第二半導體放電管（Z2）、第三半導體放電管（Z3）、二極管（D1），其中：

第二NMOS管（Q3）的柵極與第三NMOS管（Q5）的柵極并聯，第二NMOS管（Q3）的源極與接地端（GND）連接，第二NMOS管（Q3）的漏極與驅動電路（108）的輸出端OUTB相連、第二NMOS管（Q3）的漏極通過第三電阻（R3）與第一半導體放電管（Z1）的陽極相連；第三NMOS管（Q5）的柵極與數字邏輯處理電路（107）的I/O-1控制端相連，第三NMOS管（Q5）的源極與接地端（GND）連接，第三NMOS管（Q5）的漏極與第二PMOS管（Q4）的柵極相連；第二PMOS管（Q4）的源極與降壓電路（101）的輸出端相連、第二PMOS管（Q4）的漏極通過第五電阻（R5）與二極管（D1）的陽極相連；二極管（D1）的陽極通過第六電阻（R6）與數字邏輯處理電路（107）的采樣端ADC9相連、二極管（D1）的陰極與驅動電路（108）的輸出端OUTB相連，二極管（D1）的陰極通過第四電阻（R4）與第一半導體放電管（Z1）的陰極相連；第二半導體放電管（Z2）及第三半導體放電管（Z3）的陰極分別與第一半導體放電管（Z1）的陽極和陰極相連、第二半導體放電管（Z2）及第三半導體放電管（Z3）的陽極均與接地端（GND）連接；第七電阻（R7）連接在第二NMOS管（Q3）及第三NMOS管（Q5）的源極與柵極之間。