[發(fā)明專利]片上系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201910821096.0
• 申請日: 2019-09-02
• 公開（公告）號: CN110321319B
• 公開（公告）日: 2020-09-29
• 發(fā)明（設(shè)計）人: 劉鍇;王銅銅;崔明章;杜金鳳
• 申請（專利權(quán)）人: 廣東高云半導(dǎo)體科技股份有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 深圳眾鼎專利商標(biāo)代理事務(wù)所(普通合伙) 44325
• 代理人: 黃章輝

本發(fā)明涉及半導(dǎo)體芯片領(lǐng)域，公開了一種片上系統(tǒng)，包括MCU內(nèi)核和FPGA內(nèi)核，F(xiàn)PGA內(nèi)核包括FPGA內(nèi)部邊界總線和至少一個外部設(shè)備；MCU內(nèi)核包括系統(tǒng)總線和信號中斷處理單元。本發(fā)明提供的片上系統(tǒng)通過對片上系統(tǒng)的內(nèi)部結(jié)構(gòu)重新布局，在保證片上系統(tǒng)的MCU內(nèi)核具有良好的運行速度的同時，滿足外部設(shè)備易擴(kuò)展的需求，同時還可以提高對人工智能算法的處理效率，降低芯片的運行功耗。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體芯片領(lǐng)域，尤其涉及一種片上系統(tǒng)。

背景技術(shù)

隨著人工智能的飛速發(fā)展，人工智能算法復(fù)雜度越來越高，對實現(xiàn)人工智能算法的硬件要求也越來越高。人工智能算法通過片上系統(tǒng)（英文簡稱為Soc）進(jìn)行計算的。其中，片上系統(tǒng)包括現(xiàn)場可編程門陣列（英文簡稱為FPGA）和微控制器單元（英文簡稱為MCU）。現(xiàn)有的FPGA與MCU的連接方式有兩種，一種是將FPGA與MCU作為獨立器件，該方案的不足之處在于，雖然MCU在計算時可以達(dá)到其設(shè)計的最高頻率，計算能力更強(qiáng)，但是MCU不可擴(kuò)展外部設(shè)備，可擴(kuò)展性差，片外連線復(fù)雜，時序性差，功耗高；另一種則是構(gòu)建基于FPGA的MCU軟核，該方案的不足之處在于，MCU軟核的運行速度可能會因為受到FPGA性能的限制而導(dǎo)致運行速度較慢。因此，現(xiàn)有的連接方式無法同時滿足片上系統(tǒng)高性能和便捷性的要求。

發(fā)明內(nèi)容

基于此，有必要針對上述技術(shù)問題，提供一種片上系統(tǒng)，以優(yōu)化片上系統(tǒng)的內(nèi)部結(jié)構(gòu)，在保證MCU具有良好的運行速度的同時，滿足可擴(kuò)展性和便捷性的需求。

一種片上系統(tǒng)，包括MCU內(nèi)核和FPGA內(nèi)核，所述FPGA內(nèi)核包括FPGA內(nèi)部邊界總線和至少一個外部設(shè)備；

所述外部設(shè)備，用于生成中斷請求并輸出；

所述FPGA內(nèi)部邊界總線，連接所述外部設(shè)備，用于接收所述外部設(shè)備發(fā)送的所述中斷請求并輸出；

所述MCU內(nèi)核包括系統(tǒng)總線和信號中斷處理單元：

所述系統(tǒng)總線，與所述FPGA內(nèi)部邊界總線連接，用于接收并處理所述FPGA內(nèi)部邊界總線輸出的所述連接請求；

所述信號中斷處理單元，與所述FPGA內(nèi)部邊界總線連接，用于接收并處理所述FPGA內(nèi)部邊界總線發(fā)送的中斷請求。

可選地，所述片上系統(tǒng)還包括時間單元和復(fù)位單元；

所述時間單元，與所述MCU內(nèi)核以及所述FPGA內(nèi)核連接，用于提供時間信號；所述MCU內(nèi)核和所述FPGA內(nèi)核共用所述時間單元提供的所述時間信號；

所述復(fù)位單元，與所述MCU內(nèi)核以及所述FPGA內(nèi)核連接，用于提供復(fù)位信號；所述MCU內(nèi)核和所述FPGA內(nèi)核共用所述復(fù)位單元提供的所述復(fù)位信號。

可選地，所述MCU內(nèi)核還包括：

信號中斷處理線，用于連接所述FPGA內(nèi)部邊界總線與所述信號中斷處理單元，所述信號中斷處理單元通過所述信號中斷處理線接收所述FPGA內(nèi)部邊界總線發(fā)送的中斷請求。

可選地，所述片上系統(tǒng)還包括：

片內(nèi)存儲器，用于存儲數(shù)據(jù)和指令，所述片內(nèi)存儲器根據(jù)當(dāng)前所處的預(yù)設(shè)使能模式選擇連接所述MCU內(nèi)核或所述FPGA內(nèi)核。

可選地，所述預(yù)設(shè)使能模式包括MCU使能模式和FPGA使能模式；

在所述片內(nèi)存儲器當(dāng)前處于MCU使能模式時，所述片內(nèi)存儲器連接所述MCU內(nèi)核，所述片內(nèi)存儲器用于存儲所述MCU內(nèi)核的數(shù)據(jù)和指令；

在所述片內(nèi)存儲器當(dāng)前處于FPGA使能模式時，所述片內(nèi)存儲器連接所述FPGA內(nèi)核，所述片內(nèi)存儲器用于存儲所述FPGA內(nèi)核的數(shù)據(jù)和指令。

可選地，所述MCU內(nèi)核還包括數(shù)據(jù)處理模塊，所述系統(tǒng)總線包括數(shù)據(jù)總線，所述FPGA內(nèi)核包括AI加速器；