[發(fā)明專利]具有不對稱源極和漏極結構的集成電路結構

在審

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• 申請日: 2019-08-28
• 公開（公告）號: CN110970425A
• 公開（公告）日: 2020-04-07
• 發(fā)明（設計）人: A·波旺德;R·米恩德魯;M·博爾;T·加尼
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L21/8234
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉炳勝

本公開描述了具有不對稱源極和漏極結構的集成電路結構，以及制造具有不對稱源極和漏極結構的集成電路結構的方法。例如，集成電路結構包括鰭和位于鰭上方的柵極堆疊體。第一外延源極或漏極結構位于鰭中柵極堆疊體的第一側的第一溝槽中，第二外延源極或漏極結構位于鰭中柵極堆疊體的第二側的第二溝槽中，第二外延源極或漏極結構比第一外延源極或漏極結構更深入鰭中。

技術領域

本公開的各實施例涉及集成電路結構和處理領域，特別地，涉及具有不對稱源極和漏極結構的集成電路結構，和制造具有不對稱源極和漏極結構的集成電路結構的方法。

背景技術

在過去的幾十年中，集成電路中的特征的尺寸已成為不斷增長的半導體工業(yè)背后的驅動力。縮放到越來越小的特征使得能夠在半導體芯片的有限空間上增加功能單元的密度。例如，縮小晶體管尺寸允許在芯片上包含更多數(shù)量的存儲或邏輯器件，使得制造出具有更大容量的產品。然而，對越來越大容量的驅動并非沒有問題。優(yōu)化每個器件性能的必要性變得越來越重要。

在集成電路器件的制作中，隨著器件尺寸持續(xù)縮小，諸如三柵晶體管的多柵晶體管變得更加普遍。在傳統(tǒng)工藝中，三柵晶體管通常制造在體硅襯底或絕緣體上硅襯底上。在一些情況下，體硅襯底是優(yōu)選的，因為它們的成本較低并且因為它們能夠實現(xiàn)不太復雜的三柵制造工藝。在另一個方面，當微電子器件尺寸縮小到低于10納米(nm)節(jié)點時，保持遷移率改進和短溝道控制在器件制造中提出了挑戰(zhàn)。用于制造器件的納米線提供改進的短溝道控制。

然而，縮放多柵和納米線晶體管并非沒有結果。隨著微電子電路的這些基本構建塊的尺寸減小并且隨著在給定區(qū)域中制造的基本構建塊的絕對數(shù)量的增加，用于圖案化這些構建塊的光刻工藝的限制變得勢不可擋。特別地，在半導體堆疊中圖案化的特征的最小尺寸(臨界尺寸)與這些特征之間的間隔之間可能存在折衷。

幾十年來，集成電路(IC)中的器件密度已經按照摩爾定律增加。然而，隨著器件結構的橫向尺寸隨著每一代技術縮小，進一步減小結構尺寸變得越來越困難。由于z高度(器件厚度)的減少提供了增加整體器件密度和IC性能的另一途徑，因此三維(3D)縮放現(xiàn)在具有相當大的意義。例如，3D縮放可以是芯片堆疊或封裝IC堆疊的形式。已知的3D集成技術是昂貴的，并且僅可以提供z高度和器件密度的逐步改進。例如，芯片的大部分厚度可以是非活性襯底材料。這種芯片的堆疊可采用穿襯底過孔(TSV)技術作為垂直互連芯片堆疊的手段。TSV通常延伸穿過20μm-50μm或更深的襯底材料，因此通常限于微米級的過孔直徑。因此，TSV密度被限制在遠低于大多數(shù)器件(例如，晶體管，存儲器)單元的密度。因此，TSV密度被限制在遠低于大多數(shù)器件(例如，晶體管、存儲器)單元的密度。而且，采用TSV技術的芯片堆疊的最終z高度可以比該堆疊器件采用的實際器件層厚數(shù)百微米。

3D縮放也可以是垂直取向的器件的形式，例如，其中晶體管溝道長度基本垂直于襯底的表面而不是對于更常見的橫向取向的晶體管那樣平行于該表面。許多垂直取向器件架構面臨的一個問題是如何在器件的相對端上制造端子，這對于橫向取向器件更容易完成。

附圖說明

圖1A示出了具有對稱源極和漏極結構的集成電路結構的橫截面圖。

圖1B和圖1C示出了根據(jù)本公開實施例的具有不對稱源極和漏極結構的集成電路結構的平面圖和橫截面圖。

圖2說明根據(jù)本公開實施例的制造具有不對稱源極和漏極結構的集成電路結構的方法中的各種操作的橫截面圖。

圖3A-圖3J示出了根據(jù)本公開實施例的制造具有不對稱源極和漏極結構的全環(huán)柵集成電路結構的方法中的各種操作的橫截面圖。

圖3K示出了根據(jù)本公開實施例的沿柵極線截取的非平面集成電路結構的截面圖。

圖4A-圖4H示出了根據(jù)一些實施例的利用雙面器件處理方法處理的襯底的平面圖。

圖5A-圖5H示出了根據(jù)一些實施例的利用雙面器件處理方法處理的襯底的橫截面圖。