[發明專利]迭代解碼電路及解碼方法

在審

• 申請號: 201910790744.0
• 申請日: 2019-08-26
• 公開（公告）號: CN112436844A
• 公開（公告）日: 2021-03-02
• 發明（設計）人: 張哲嘉
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: H03M13/29
• 分類號: H03M13/29
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 劉彬

1.一種迭代解碼電路，包括：

一第一串接解碼電路，包括：

一第一卷積解碼器、一第一解交織器以及一第一區塊解碼器，其中該第一卷積解碼器用來進行一第一卷積解碼運算；

一第二串接解碼電路，耦接于該第一串接解碼電路，該第二串接解碼電路包括：

一第二卷積解碼器、一第二解交織器以及一第二區塊解碼器，其中該第二卷積解碼器用來進行一第二卷積解碼運算；以及

一比較器，接收對應于該第一卷積解碼運算的一第一卷積解碼結果以及該第二卷積解碼運算的一第二卷積解碼結果，用來比對該第一卷積解碼結果與該第二卷積解碼結果，產生一比較結果；

其中，該第二區塊解碼器根據該比較結果取得一需消除地址信息。

2.根據權利要求1所述的迭代解碼電路，還包括：

一交織器，耦接于該第一區塊解碼器；以及

一卷積編碼器，耦接于該交織器與該第二卷積解碼器之間。

3.根據權利要求2所述的迭代解碼電路，還包括：

一對數似然比緩沖器，用來暫存對應于多個位的多個對數似然比。

4.根據權利要求3所述的迭代解碼電路，還包括：

一第一多任務器，受控于一區塊解碼標志，該第一多任務器包括：

一第一多任務輸入端，耦接于該對數似然比緩沖器的一輸出端；

一第二多任務輸入端，耦接于該卷積編碼器的一輸出端；以及

一多任務輸出端，耦接于該第二卷積解碼器；

其中，該區塊解碼標志由該第一區塊解碼器所產生。

5.根據權利要求2所述的迭代解碼電路，其中，該比較器的一第一比較輸入端耦接于該交織器的一輸出端，以接收該第一卷積解碼結果。

6.根據權利要求5所述的迭代解碼電路，還包括：

一先進先出緩沖器，耦接于該第一比較輸入端與該交織器的該輸出端之間。

7.根據權利要求6所述的迭代解碼電路，還包括：

一第二多任務器，受控于一區塊解碼標志，該第二多任務器包括

一第三多任務輸入端，耦接于該第二卷積解碼器的一輸出端；

一第四多任務輸入端，耦接于該先進先出緩沖器的一輸出端；以及

一多任務輸出端，耦接于該第二解交織器；

其中，該區塊解碼標志由該第一區塊解碼器所產生。

8.根據權利要求1所述的迭代解碼電路，其中，該第二解交織器接收該第二卷積解碼結果以及該比較結果，該比較結果通過該第二解交織器傳遞至該第二區塊解碼器。

9.根據權利要求1所述的迭代解碼電路，其中，該第一卷積解碼結果包括對應于一數據區段的多個第一解碼位，該第二卷積解碼結果包括對應于該數據區段的多個第二解碼位，該比較器比對該多個第一解碼位與該多個第二解碼位，以取得對應于該數據區段的多個比較子結果，該第二區塊解碼器根據該多個比較子結果取得該需消除地址信息。

10.一種解碼方法，應用于一迭代解碼電路，該解碼方法包括：

進行一第一卷積解碼運算；

產生對應于該第一卷積解碼運算的一第一卷積解碼結果；

進行一第二卷積解碼運算，并產生一第二卷積解碼結果；

比對該第一卷積解碼結果與該第二卷積解碼結果以產生一比較結果；以及

根據該比較結果取得一需消除地址信息。