[發明專利]具有用于應力的不同溝道幾何形狀的堆疊納米線晶體管結構

在審

• 申請號: 201910784257.3
• 申請日: 2019-08-20
• 公開（公告）號: CN110943082A
• 公開（公告）日: 2020-03-31
• 發明（設計）人: A·利拉克;S·塞亞;G·杜威;W·拉赫馬迪;R·科特利爾;R·米恩德魯;S·馬;E·曼內巴赫;A·潘;C-Y·黃
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/775;H01L21/8238;B82Y10/00
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 張偉

1.一種集成電路，包括：

第一晶體管器件區域，包括：具有第一橫截面形狀的第一主體，所述第一主體包括半導體材料；以及第一柵極結構，所述第一柵極結構環繞所述第一主體，其中，所述第一柵極結構包括柵電極和柵極電介質，所述柵極電介質位于所述第一主體和所述柵電極之間；以及

第二晶體管器件區域，包括：具有第二橫截面形狀的第二主體，所述第二主體包括半導體材料；以及第二柵極結構，所述第二柵極結構環繞所述第二主體，其中，所述第二柵極結構包括柵電極和柵極電介質，所述柵極電介質位于所述第二主體和所述柵電極之間；

其中，所述第一晶體管器件區域和所述第二晶體管器件區域以垂直堆疊配置進行布置，所述第一主體和所述第二主體水平延伸；并且

其中，所述第一橫截面形狀與所述第二橫截面形狀不同。

2.根據權利要求1所述的集成電路，其中，所述第一主體是具有垂直伸長形狀的多個第一主體中的一個，并且所述第二主體是具有水平伸長形狀的多個第二主體中的一個。

3.根據權利要求2所述的集成電路，其中，所述第一橫截面形狀的高度與寬度的比率至少為1.5。

4.根據權利要求1所述的集成電路，還包括在所述第一主體的柵極電介質和柵電極之間環繞所述第一主體的第一功函數層和在所述第二主體的柵極電介質和柵電極之間環繞所述第二主體的第二功函數層。

5.根據權利要求4所述的集成電路，其中，所述第一功函數層包括金屬，并且所述第二功函數層包括金屬。

6.根據權利要求4所述的集成電路，其中，所述第一主體是包括第一納米線和第二納米線的多個納米線中的一個，并且其中，環繞所述第一納米線的所述功函數層與環繞所述第二納米線的所述功函數層合并。

7.根據權利要求4所述的集成電路，其中，所述第一功函數層沿所述第一主體的側部具有比沿所述第一主體的頂部或底部更大的厚度。

8.根據權利要求1-7中的任一項所述的集成電路，其中，所述第一主體是包括第一納米線和第二納米線的多個納米線中的一個，所述第一柵極結構限定在所述第一納米線和所述第二納米線之間垂直對準的空隙。

9.根據權利要求1-7中的任一項所述的集成電路，其中，所述第一主體是垂直堆疊的多個第一納米線中的一個，所述多個第一納米線之間具有第一垂直間隔，并且所述第二主體是垂直堆疊的多個第二納米線中的一個，所述多個第二納米線之間具有第二垂直間隔，所述第二垂直間隔與所述第一垂直間隔不同。

10.根據權利要求9所述的集成電路，其中，所述多個第一納米線包括第一納米線和第二納米線，并且其中，環繞所述第一納米線的所述功函數層與環繞所述第二納米線的所述功函數層合并。

11.根據權利要求1-7中的任一項所述的集成電路，其中，所述第一主體和所述第二主體包括(i)IV族半導體材料或(ii)III-V族半導體材料。

12.根據權利要求11所述的集成電路，其中，所述第一主體和所述第二主體包括(i)硅或(ii)硅和鍺。

13.根據權利要求12所述的集成電路，其中，所述第一主體或所述第二主體包括Si_1-xGe_x，其中，x≤0.3。

14.根據權利要求11所述的集成電路，其中，所述第一主體和所述第二主體包括在水平面中具有(100)晶格結構的硅。