[發明專利]受箝制受控延遲運算放大器、控制電路及選擇性控制從運算放大器電路的箝制恢復的方法

在審

• 申請號: 201910731631.3
• 申請日: 2019-08-08
• 公開（公告）號: CN110858762A
• 公開（公告）日: 2020-03-03
• 發明（設計）人: M·H·萊特
• 申請（專利權）人: 半導體元件工業有限責任公司
• 主分類號: H03G3/30
• 分類號: H03G3/30;H03F3/68;H03F1/14
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 王琳;馬芬

本發明涉及受箝制受控延遲運算放大器、控制電路及選擇性控制從運算放大器電路的箝制恢復的方法。本發明描述了用于箝制運算放大器的輸出電壓、同時使箝制后恢復延遲最小化的設備、系統和方法。控制兩種操作模式之間的轉換的電路可包括用于將輸出電壓與箝制電壓進行比較并且輸出第一模式信號的第一比較器、用于將輸入電壓與參考電壓進行比較并且輸出第二模式信號的第二比較器。第一邏輯部件可接收所述模式信號，執行邏輯操作，并且輸出邏輯信號。基于所述邏輯信號的值，雙工輸出可輸出跟蹤信號和反向對應的保持信號，此類跟蹤信號和保持信號由運算放大器電路用來配置調節塊，所述調節塊用于在模式轉換期間控制瞬變。

技術領域

本文所述的技術整體涉及運算放大器。更具體地講，本文所述的技術整體涉及用于準確地箝制運算放大器的輸出的設備和方法。

背景技術

如通常已知和理解的，運算放大器(“op-amp”)積分器電路(諸如圖1A所示的電路100)通常形成有阻容式(RC)反饋回路。如圖所示，此類運算放大器電路通常包括運算放大器(A)101，該運算放大器具有連接到提供參考電壓信號VREF的參考電壓信號源104的非反相(+)輸入102，以及連接到由具有第一電阻R1的電阻器103形成的RC電路的反相(-)輸入106，該電阻器連接到提供輸入電壓信號VIN的輸入電壓信號源108。反相輸入106還與具有第一電容C1的第一電容器105并聯連接，該第一電容器連接到提供運算放大器101的輸出電壓信號VOUT的輸出電壓節點110。

如通常已知的，在操作期間，運算放大器電路常常會飽和，從而導致RC反饋回路失調。從飽和恢復通常需要時間，因為運算放大器通常包括需要適當偏置的米勒電容器。此外，電容器的重新偏置通常緩慢發生，使得運算放大器電路100自身可能恢復得很緩慢。由于需要運算放大器101退出箝制并且重新偏置自身，因此通常出現運算放大器101的線性操作的延遲。在輸入電壓信號VIN返回到參考電壓信號VREF的值時發生重新偏置。由第一電阻R1和第一電容C1形成的RC時間常數通常決定運算放大器101線性地恢復操作所需的時間量。如本文所用，可根據RC時間常數的乘積來確定從飽和和/或受箝制輸出情況恢復時運算放大器電路的響應。基本上小于RC時間常數的恢復在本文中被定義為小于RC時間常數的一定百分比(20％)的恢復，并且這種響應在本文中被進一步定義為“快速”響應。

如圖1B所示，用于嘗試防止運算放大器電路100的飽和的一種常用解決方案是使用“箝制”電路111，其中運算放大器電路111的輸出電壓VOUT被箝制在最大輸出電壓。如圖所示，通常，包括設備的緩沖器112連接到提供箝制電壓信號VCLAMP的箝制電壓信號源114。緩沖器112進一步以最大限制器配置連接到運算放大器101的正供電電壓端子116，其中負供電電壓端子118連接到低電壓電位N，諸如接地電壓電位。VCLAMP通常被設定在預定義的值處以防止運算放大器101被驅動到過高或過低的輸出電壓VOUT。

如圖1C所示，該方法通常使得運算放大器101產生電壓響應，這將引起在已達到箝制電壓信號VCLAMP的指定值之后降低輸出電壓VOUT時延遲tdelay。之所以出現該延遲是因為雖然輸出電壓被箝制，但負供電電壓N下的電位將向下漂移，直到接收到下一個輸入電壓信號VIN。此外，由于需要通過使負輸入供電電壓N等于參考電壓VREF來重新偏置運算放大器101A，因此發生延遲tdelay。

類似地，通過使用箝制或其他方式防止運算放大器積分電路的飽和的其他已知方法也經受箝制后恢復延遲。因此，需要促進運算放大器(諸如運算放大器積分電路)的輸出電壓的箝制、同時使箝制后恢復延遲最小化的設備、電路和方法。本公開的各種實施方案滿足這些和其他需求。

發明內容