[發明專利]大馬士革結構及其制備方法

在審

• 申請號: 201910722117.3
• 申請日: 2019-08-06
• 公開（公告）號: CN112349650A
• 公開（公告）日: 2021-02-09
• 發明（設計）人: 平延磊;孟昭生;劉一劍
• 申請（專利權）人: 芯恩（青島）集成電路有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供一種大馬士革結構及其制備方法，大馬士革結構包括：半導體襯底及位于半導體襯底上的介電層，半導體襯底包括金屬導電層；通孔及溝槽，通孔及溝槽位于介電層中，且通孔顯露金屬導電層，通孔與溝槽相連通，通孔的寬度小于溝槽的寬度；石墨烯層，石墨烯層覆蓋通孔及溝槽的底部及側壁；金屬層，金屬層覆蓋石墨烯層，且金屬層填滿通孔及溝槽。本發明通過制備包括石墨烯層的大馬士革結構，以有效降低金屬層的電遷移，可制備滿足高節點的制程需要的大馬士革結構。

技術領域

本發明屬于半導體集成電路制造工藝技術領域，涉及一種大馬士革結構及其制備方法。

背景技術

在半導體產業中，通常使用“技術節點”這一術語描述在芯片制造中使用的關鍵尺寸(CD)，即芯片上的最小特征尺寸。其中，在0.13μm節點以上的制程中，通常采用鋁(Al)作為生產線后端(back end of line，BEOL)金屬互連線的材料。而進入到90nm節點及以下的制程時，隨著金屬互連線的層數和長度的迅速增加以及金屬互連線的寬度的減小，Al金屬互連線的電阻增加，導致互連時間延遲，信號衰減及串擾增加，同時電遷移和應力效應加劇，嚴重影響了電路的可靠性，而金屬銅(Cu)由于具有較小的電阻率和電遷移率，因此，Cu成為深亞微米時代的后道金屬的首選材料。

傳統的集成電路的金屬互連線是以刻蝕金屬層的方式制作的，然后進行介電層的填充、介電層的化學機械拋光，重復上述工序，進而形成多層金屬的疊加。但是由于Cu的干法刻蝕較為困難，刻蝕的殘留物難以抽吸，所以需采用鑲嵌技術即大馬士革工藝制作Cu金屬互連線。大馬士革工藝是首先在介電層上刻蝕金屬導線槽，然后填充金屬，再對金屬進行機械拋光，重復上述工序，進而進行多層金屬的疊加。

隨著集成電路工藝的不斷發展和進步，高節點成為目前半導體行業研究的熱點，如22nm節點、16nm節點、14nm節點等，CD的不斷縮小，使得芯片上金屬互連線的截面積和線間距持續下降。在進行22nm節點及以下的探索中發現，金屬互連線所需的電流密度將超出Cu金屬互連線在因電遷移失效前所攜帶的最大電流密度6·10⁶A/cm²，因而，目前的Cu金屬互連線的大馬士革結構已不能滿足高節點的制程的需要。

綜上，開發一種新型的大馬士革結構及其制備方法，實屬必要。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種大馬士革結構及其制備方法，用于解決現有技術中Cu金屬互連線的大馬士革結構不能滿足高節點的制程的需要的問題。

為實現上述目的及其他相關目的，本發明提供一種大馬士革結構的制備方法，包括以下步驟：

提供半導體襯底，所述半導體襯底包括金屬導電層；

于所述半導體襯底上依次形成介電層及硬掩膜；

于所述硬掩膜上形成第一光刻膠，并圖形化所述第一光刻膠；

以所述第一光刻膠作為掩膜，刻蝕所述硬掩膜，在所述硬掩膜中形成貫穿所述硬掩膜的第一開口；

去除所述第一光刻膠，形成第二光刻膠，并圖形化所述第二光刻膠；

以所述第二光刻膠作為掩膜，刻蝕所述介電層，在所述介電層中形成第二開口，所述第二開口與所述第一開口相連通，且所述第二開口的寬度小于所述第一開口的寬度；

去除所述第二光刻膠，以所述硬掩膜作為掩膜，刻蝕所述介電層，通過所述第一開口形成溝槽，且通過所述第二開口形成顯露所述金屬導電層的通孔；

去除所述硬掩膜，形成石墨烯層，所述石墨烯層覆蓋所述通孔及溝槽的底部及側壁；

形成金屬層，所述金屬層覆蓋所述石墨烯層，且所述金屬層填滿所述通孔及溝槽。