[發明專利]半導體結構的形成方法、晶體管

在審

• 申請號: 201910701223.3
• 申請日: 2019-07-31
• 公開（公告）號: CN112309978A
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 鄭二虎;蘇博;張婷
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/033;H01L27/088
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種半導體結構的形成方法、晶體管，形成方法包括：提供基底，基底上形成有一個或多個堆疊的核心材料層；對每一個核心材料層進行自對準圖形化處理，形成用于刻蝕基底的基底掩膜層，自對準圖形化處理的步驟包括：刻蝕核心材料層，形成初始核心層；采用氫氣和氫的同位素氣體中的一種或多種，對初始核心層進行退火處理，形成核心層；在核心層的側壁上形成側墻層，作為下一層核心材料層的刻蝕掩膜，或者作為基底掩膜層；以基底掩膜層為掩膜刻蝕基底，形成目標圖形。自對準圖形化處理的過程中，圖形傳遞精度高，使得后續形成的基底掩膜層的側壁的面粗糙度較低，進而使得后續形成的目標圖形的側壁的面粗糙度較低，有利于提高半導體結構的電學性能。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構的形成方法、晶體管。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(short-channel effects，SCE)更容易發生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；柵極結構也從原來的多晶硅柵極結構向金屬柵極結構轉變，在金屬柵極結構中的功函數層能夠調整半導體結構的閾值電壓。

在半導體結構工作的過程中，所述柵極結構兩側的所述源漏摻雜層對所述溝道提供應力，提高溝道中載流子的遷移速率。

發明內容

本發明實施例解決的問題是提供半導體結構的形成方法、晶體管，提升器件的電學性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底上形成有一層或多層堆疊的核心材料層；對每一層所述核心材料層進行自對準圖形化處理，在所述基底上形成用于刻蝕所述基底的基底掩膜層，其中，所述自對準圖形化處理的步驟包括：刻蝕所述核心材料層，形成初始核心層；采用氫氣和氫的同位素氣體中的一種或多種，對所述初始核心層進行退火處理，形成核心層；在所述核心層的側壁上形成側墻層，所述側墻層作為刻蝕下一層所述核心材料層的刻蝕掩膜，或者作為基底掩膜層；去除所述核心層；以所述基底掩膜層為掩膜刻蝕所述基底，形成剩余基底和位于所述剩余基底上的目標圖形。

可選的，所述基底上形成有多層所述核心材料層，相鄰兩層所述核心材料層之間形成有硬掩膜材料層；在進行前一次自對準圖形化處理后，進行后一次自對準圖形化處理之前，所述形成方法還包括：以前一次自對準圖形化處理形成的所述側墻層為掩膜，刻蝕所述硬掩膜材料層，形成硬掩膜層；在進行所述后一次自對準圖形化處理的步驟中，在進行所述退火處理后，形成所述側墻層前，還包括：去除所述硬掩膜層。

可選的，所述硬掩膜層的材料包括SiO2、SiON、SiOC和金屬氧化物中的一種或多種。

可選的，形成所述硬掩膜層后，所述硬掩膜層的厚度為2納米至15納米。

可選的，以垂直于所述核心層的延伸方向為橫向，所述核心層側壁的面粗糙度的數值小于或等于所述核心層橫向尺寸的8％。

可選的，所述退火處理的工藝參數包括：反應氣體為氫氣；腔室壓強為20Torr至100Torr；退火時間為10秒至100秒。