[發(fā)明專利]具有時(shí)序調(diào)整機(jī)構(gòu)的電子裝置

有效

• 申請?zhí)枺?/td>: 201910655743.5
• 申請日: 2019-07-19
• 公開（公告）號: CN110827875B
• 公開（公告）日: 2021-03-12
• 發(fā)明（設(shè)計(jì)）人: 時(shí)丹;T·J·戈姆;M·J·艾倫
• 申請（專利權(quán)）人: 美光科技公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C11/4076
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 王龍

本發(fā)明涉及一種具有時(shí)序調(diào)整機(jī)構(gòu)的電子裝置。一種電子裝置包含：可變延遲電路，其經(jīng)配置以調(diào)整可變延遲輸入的延遲以用于產(chǎn)生輸出信號；決策電路，其耦合到所述可變延遲，所述決策電路經(jīng)配置以：產(chǎn)生用于所述可變延遲電路的起始信號以開始測量粗糙延遲，產(chǎn)生用于所述可變延遲電路的停止信號以停止測量所述粗糙延遲，及至少部分基于測量所述粗糙代碼產(chǎn)生反相決策信號；及輸入選擇電路，其耦合到所述可變延遲電路及所述決策電路，所述輸入選擇電路經(jīng)配置以在產(chǎn)生所述可變延遲輸入時(shí)基于所述反相決策信號控制時(shí)鐘輸入的相位。

技術(shù)領(lǐng)域

所揭示實(shí)施例涉及電子裝置，且特定來說，涉及具有時(shí)序調(diào)整機(jī)構(gòu)的半導(dǎo)體裝置。

背景技術(shù)

電子裝置，例如半導(dǎo)體裝置、存儲器芯片(例如，動態(tài)隨機(jī)存取存儲器(DRAM)裝置)、微處理器芯片及成像器芯片，可包含一或多個(gè)時(shí)序電路。舉例來說，所述電子裝置，例如半導(dǎo)體裸片，在經(jīng)配置以處理外部及內(nèi)部時(shí)鐘信號的輸入/輸出(IO)電路中可包含一或多個(gè)延遲鎖相環(huán)(DLL)。DLL通常操作以從輸入信號(例如，時(shí)鐘信號)產(chǎn)生穩(wěn)定輸出信號。DLL可基于控制/調(diào)整外部提供的輸入信號的相位(例如，時(shí)間延遲)產(chǎn)生輸出信號。

DLL可包含延遲線，其經(jīng)配置以對輸入信號的相位提供可變調(diào)整。然而，在傳統(tǒng)DLL中，延遲線可消耗相對較大的功率量，有功功率及待機(jī)功率兩者。此外，延遲線可為主要時(shí)鐘抖動源。在一些傳統(tǒng)設(shè)計(jì)中，延遲線可對IO電路的總功耗提供相對較大(例如，相對于DLL或時(shí)鐘電路內(nèi)的其它組件)的影響。功耗可以較低數(shù)據(jù)速率增加，這是因?yàn)檩^長延遲線可經(jīng)激活以支持較低數(shù)據(jù)速率。

發(fā)明內(nèi)容

本發(fā)明的一方面提供一種電子裝置，其包括：可變延遲電路，其經(jīng)配置以調(diào)整可變延遲輸入的延遲以用于產(chǎn)生輸出信號；決策電路，其耦合到所述可變延遲電路，所述決策電路經(jīng)配置以：產(chǎn)生用于所述可變延遲電路的起始信號以開始測量粗糙延遲，產(chǎn)生用于所述可變延遲電路的停止信號以停止測量所述粗糙延遲，及至少部分基于測量所述粗糙延遲產(chǎn)生反相決策信號；及輸入選擇電路，其耦合到所述可變延遲電路及所述決策電路，所述輸入選擇電路經(jīng)配置以：接收時(shí)鐘輸入，及基于所述反相決策信號，在產(chǎn)生所述可變延遲輸入時(shí)控制所述時(shí)鐘輸入的相位。

本發(fā)明的另一方面提供一種延遲鎖相環(huán)(DLL)初始化電路，其包括：輸入選擇電路，其經(jīng)配置以產(chǎn)生匹配輸入信號或作為輸入信號的反相的信號；可變延遲線，其耦合到所述輸入選擇電路，所述可變延遲線經(jīng)配置以將可變延遲量添加到來自所述輸入選擇電路的所述信號；及決策電路，其耦合到所述輸入選擇電路及所述可變延遲線，所述決策電路經(jīng)配置以：基于所述輸入信號及所述輸入信號的處理結(jié)果的反饋產(chǎn)生起始信號及停止信號，及基于用于控制來自所述輸入選擇電路的所述信號的相位的所述輸入信號產(chǎn)生反相決策信號，其中：所述起始信號及所述停止信號用于測量粗糙延遲，所述反相決策信號控制所述輸入選擇電路的操作，所述粗糙延遲及所述反相決策信號提供用于所述DLL的初始時(shí)序。

本發(fā)明的另一方面提供一種操作電子裝置的方法，所述方法包括：基于來自延遲鎖相環(huán)(DLL)外的源的輸入時(shí)鐘信號產(chǎn)生時(shí)鐘參考信號；基于起因于允許所述時(shí)鐘參考信號首先行進(jìn)穿過所述電子裝置或其部分的模型延遲信號產(chǎn)生起始信號；基于在產(chǎn)生所述起始信號之后發(fā)生的所述時(shí)鐘參考信號中的轉(zhuǎn)換產(chǎn)生停止信號；測量所述起始信號與所述停止信號之間的粗糙代碼，其中所述粗糙代碼表示用于產(chǎn)生輸出信號的所述時(shí)鐘參考信號的轉(zhuǎn)換之間的偏移持續(xù)時(shí)間；及根據(jù)用于產(chǎn)生所述停止信號的所述時(shí)鐘參考信號的所述轉(zhuǎn)換的方向產(chǎn)生反相決策信號，其中所述反相決策信號用于控制用于產(chǎn)生所述輸出信號的所述時(shí)鐘參考信號的相移。

附圖說明

圖1是根據(jù)本發(fā)明的實(shí)施例的存儲器裝置的框圖。

圖2是根據(jù)本發(fā)明的實(shí)施例的實(shí)例時(shí)鐘分布電路的框圖。

圖3是根據(jù)本發(fā)明的實(shí)施例的初始化過程的框圖。

圖4是根據(jù)本發(fā)明的實(shí)施例的電子裝置的電路圖。