[發(fā)明專利]一種基于perl實(shí)現(xiàn)芯片系統(tǒng)頂層自動例化的方法

有效

• 申請?zhí)枺?/td>: 201910652114.7
• 申請日: 2019-07-18
• 公開（公告）號: CN110442929B
• 公開（公告）日: 2023-08-01
• 發(fā)明（設(shè)計）人: 李密;李振偉
• 申請（專利權(quán)）人: 上海磐啟微電子有限公司
• 主分類號: G06F30/398
• 分類號: G06F30/398
• 代理公司: 上海旭誠知識產(chǎn)權(quán)代理有限公司 31220
• 代理人: 鄭立

本發(fā)明公開了一種基于perl實(shí)現(xiàn)芯片系統(tǒng)頂層自動例化的方法，涉及集成電路設(shè)計驗證領(lǐng)域，包括以下步驟：步驟1、按照RTL代碼的命名規(guī)則對子模塊和頂層文件進(jìn)行命名，確定多個所述子模塊的名稱和多個所述頂層文件的名稱；步驟2、用perl將所述子模塊進(jìn)行例化，輸出中間例化子模塊；步驟3、用所述perl篩選所述中間例化子模塊，確定頂層輸入端、輸出端或輸入輸出端的端口方向，生成例化頂層文件；步驟4、用cshell刪除所述中間例化子模塊，將所述例化頂層文件按照所述多個所述頂層文件的名稱進(jìn)行命名，并將所述例化頂層文件拷貝到預(yù)先設(shè)定的位置。本發(fā)明實(shí)現(xiàn)了芯片系統(tǒng)頂層例化過程的全自動化，解決了因手動連接而工作繁瑣、耗時較多、容易出錯的問題。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路設(shè)計驗證技術(shù)領(lǐng)域，尤其涉及一種基于perl實(shí)現(xiàn)芯片系統(tǒng)頂層自動例化的方法。

背景技術(shù)

目前集成電路頂層的連接方式基本采用人工方式，即手動連接的方式。隨著當(dāng)今世界在集成電路方面的電路復(fù)雜度越來越高，規(guī)模越來越大，層次越來復(fù)雜，設(shè)計驗證的復(fù)雜度劇增，項目的頂層例化的模塊也越來越多。在實(shí)際設(shè)計驗證中，對于規(guī)模大的芯片，設(shè)計人員在做頂層例化時候，有時可能高達(dá)幾百個模塊，成千上萬根的線需要進(jìn)行連接。采用人工手動連接的方式浪費(fèi)開發(fā)驗證人員大量的時間，同時也使項目周期不得不在頂層例化的時候留出一定的時間。此為現(xiàn)有技術(shù)的不足之處。

因此，本領(lǐng)域的技術(shù)人員致力于開發(fā)一種實(shí)現(xiàn)芯片系統(tǒng)頂層自動例化的方法，以解決手動連接在頂層例化時候工作繁瑣、耗時較多、容易出錯的缺陷。

發(fā)明內(nèi)容

有鑒于現(xiàn)有技術(shù)的上述缺陷，本發(fā)明所要解決的技術(shù)問題是提供一種實(shí)現(xiàn)芯片系統(tǒng)頂層自動例化方法，以解決因手動連接而工作繁瑣、耗時較多、容易出錯的問題。

為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種基于perl實(shí)現(xiàn)芯片系統(tǒng)頂層自動例化的方法，所述方法包括以下步驟：

步驟1、按照RTL代碼的命名規(guī)則對子模塊和頂層文件進(jìn)行命名，確定多個所述子模塊的名稱和多個所述頂層文件的名稱；所述子模塊為需要例化的子模塊，所述頂層文件為需要定義的頂層文件；

步驟2、用perl腳本將所述子模塊進(jìn)行例化，輸出中間例化子模塊；

步驟3、用所述perl腳本篩選所述中間例化子模塊，確定頂層輸入端、輸出端或輸入輸出端的端口方向，生成例化頂層文件；

步驟4、用cshell刪除所述中間例化子模塊，將所述例化頂層文件按照所述多個所述頂層文件的名稱進(jìn)行命名，并將所述例化頂層文件拷貝到預(yù)先設(shè)定的位置。

進(jìn)一步地，所述步驟1包括：

步驟1.1、統(tǒng)一所述RTL代碼的風(fēng)格，構(gòu)建關(guān)鍵字庫；

步驟1.2、用所述關(guān)鍵字庫與所述子模塊和所述頂層文件進(jìn)行匹配，確定多個所述子模塊和所述頂層文件的名稱。

進(jìn)一步地，所述關(guān)鍵字庫中的模塊名關(guān)鍵字包含下述一種或多種：module，parameter，input,output,inout，port，comment。

進(jìn)一步地，所述步驟2中的所述中間例化子模塊放在預(yù)先設(shè)定的位置，便于第二次處理。

進(jìn)一步地，所述步驟3根據(jù)所述模塊名關(guān)鍵字與所述中間例化子模塊之間的匹配進(jìn)行所述篩選。

進(jìn)一步地，所述步驟3中的信號列表的最后一個信號所述端口沒有符號,對所述信號列表的所述最后一個信號所述端口進(jìn)行單獨(dú)處理，實(shí)現(xiàn)模塊的定義規(guī)則。

進(jìn)一步地，在所述步驟3中根據(jù)所述中間例化子模塊的wire重復(fù)的命名進(jìn)行篩選并保留一個，使符合verilog的規(guī)則。

進(jìn)一步地，所述步驟3還包括以下操作：對信號進(jìn)行方向性選擇，使所述信號的方向保持正確。