[發明專利]半導體裝置的制造方法及電力轉換裝置

有效

• 申請號: 201910650698.4
• 申請日: 2019-07-18
• 公開（公告）號: CN110828315B
• 公開（公告）日: 2023-04-11
• 發明（設計）人: 城戶成范;藤井秀紀
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265;H01L21/304;H01L29/06;H02M7/5387
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 何立波;張天舒

本發明涉及半導體裝置的制造方法及電力轉換裝置。針對具備埋入擴散層的半導體裝置，提供縮短了工藝流程的制造方法。半導體裝置具備：第1導電型的外延層，其設置于半導體襯底的第1主面之上；第1導電型的第1半導體區域，其從外延層的最表面設置到內部；以及第2導電型的第3半導體區域，其從第1半導體區域的底面設置到半導體襯底的內部，該半導體裝置的制造方法包含：工序(a)，針對至少形成有源極區域、漏極區域及柵極電極的狀態下的半導體襯底，對與第1主面相反側的第2主面進行研磨，使半導體襯底的厚度變薄；以及工序(b)，從研磨后的半導體襯底的第2主面側進行第2導電型的雜質的離子注入，形成第3半導體區域。

技術領域

本發明涉及半導體裝置的制造方法，特別涉及具備埋入擴散層的半導體裝置的制造方法。

背景技術

對于在高電位的主電源端子和低電位的主電源端子之間，對MOSFET(Metal?OxideSemiconductor?Field?Effect?Transistor)等開關器件進行圖騰柱連接，其連接節點成為輸出端子的逆變器而言，對高電位側的開關器件進行控制的控制電路為所謂的HVIC(高電壓集成電路：High?Voltage?Integrated?Circuit)，與對低電位側的開關器件進行控制的控制電路即所謂的LVIC(低電壓集成電路：Low?Voltage?Integrated?Circuit)相比，以更高的電位作為基準電位進行動作。

HVIC所使用的硅(Si)晶片大多使用包含P型雜質的P型襯底，為了P型襯底和P型阱區域的電隔離及寄生雙極晶體管的動作抑制，例如如專利文獻1所公開的那樣，在P型阱區域之下形成被稱為埋入雜質區域或埋入擴散層的N型擴散層。

專利文獻1：日本特開2004-349296號公報

通常，在P型襯底的表面內形成了埋入擴散層后，在P型襯底之上使形成MOSFET等的外延層生長。因此，存在工藝流程變長，制造成本增加的問題。

發明內容

本發明就是為了解決上述那樣的問題而提出的，其目的在于針對具備埋入擴散層的半導體裝置，提供縮短了工藝流程的制造方法。

本發明涉及的半導體裝置的制造方法為如下半導體裝置的制造方法，該半導體裝置具備：第1導電型的半導體襯底；第1導電型的外延層，其設置于所述半導體襯底的第1主面之上；第1導電型的第1半導體區域，其從所述外延層的最表面設置到內部；第2導電型的第2半導體區域，其設置為與所述第1半導體區域的側面接觸；第2導電型的源極區域及漏極區域，它們選擇性地設置于所述第1半導體區域的上層部；柵極電極，其隔著柵極絕緣膜設置于所述源極區域和所述漏極區域之間的所述第1半導體區域之上；以及第2導電型的第3半導體區域，其從所述第1半導體區域的底面設置到所述半導體襯底的內部，該半導體裝置的制造方法具備：工序(a)，針對至少形成有所述源極區域、所述漏極區域及所述柵極電極的狀態下的所述半導體襯底，對與所述第1主面相反側的第2主面進行研磨，使所述半導體襯底的厚度變薄；以及工序(b)，從研磨后的所述半導體襯底的所述第2主面側進行第2導電型的雜質的離子注入，形成所述第3半導體區域，所述工序(b)包含：工序(b-1)，進行離子注入以使得所述第3半導體區域的第2導電型的雜質濃度比所述第2半導體區域的雜質濃度高。

發明的效果

由于在晶片工藝的最終階段從半導體襯底的背面側進行第2導電型的雜質的離子注入而形成第3半導體區域，因此能夠簡化工藝流程、降低制造成本。

附圖說明

圖1是表示本發明涉及的實施方式1的半導體裝置的結構的剖面圖。

圖2是說明本發明涉及的實施方式1的半導體裝置的制造方法的剖面圖。

圖3是說明本發明涉及的實施方式1的半導體裝置的制造方法的剖面圖。

圖4是說明本發明涉及的實施方式1的半導體裝置的制造方法的剖面圖。