[發(fā)明專利]具有差分二進(jìn)制非易失性存儲(chǔ)器單元結(jié)構(gòu)的可配置精密神經(jīng)網(wǎng)絡(luò)

在審

• 申請(qǐng)?zhí)枺?/td>: 201910638410.1
• 申請(qǐng)日: 2019-07-16
• 公開（公告）號(hào): CN110782028A
• 公開（公告）日: 2020-02-11
• 發(fā)明（設(shè)計(jì)）人: W·H·崔;P·F·邱;馬雯;M·盧克博登
• 申請(qǐng)（專利權(quán)）人: 閃迪技術(shù)有限公司
• 主分類號(hào): G06N3/063
• 分類號(hào): G06N3/063
• 代理公司: 11245 北京紀(jì)凱知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 趙志剛

1.一種非易失性存儲(chǔ)器電路，包括：

一個(gè)或多個(gè)存儲(chǔ)單元的陣列，所述一個(gè)或多個(gè)存儲(chǔ)單元沿著一個(gè)或多個(gè)第一輸入線連接并且各自被配置為存儲(chǔ)神經(jīng)網(wǎng)絡(luò)的N位權(quán)重，其中N是大于1的整數(shù)，所述存儲(chǔ)單元中的每個(gè)存儲(chǔ)單元包括N個(gè)非易失性二進(jìn)制存儲(chǔ)元件，所述非易失性二進(jìn)制存儲(chǔ)元件連接到對(duì)應(yīng)的輸出線并且被配置為存儲(chǔ)所述N位權(quán)重中的一位；以及

一個(gè)或多個(gè)控制電路，所述一個(gè)或多個(gè)控制電路連接到所述存儲(chǔ)單元的陣列，所述一個(gè)或多個(gè)控制電路被配置為：

將神經(jīng)網(wǎng)絡(luò)的第一輸入施加到所述一個(gè)或多個(gè)第一輸入線，以響應(yīng)于此，在連接到所述存儲(chǔ)單元中的第一存儲(chǔ)單元的所述輸出線中的每個(gè)輸出線上生成輸出電壓電平；

根據(jù)存儲(chǔ)在與所述輸出線對(duì)應(yīng)的所述第一存儲(chǔ)單元的所述二進(jìn)制存儲(chǔ)元件中的所述權(quán)重的所述位的重要性，單獨(dú)地對(duì)響應(yīng)于所述輸出線中的每個(gè)輸出線上的所述第一輸入而生成的所述輸出電壓電平進(jìn)行加權(quán)；并且

從所述單獨(dú)加權(quán)的輸出電壓的組合確定存儲(chǔ)在所述第一存儲(chǔ)單元中的所述權(quán)重對(duì)所述第一輸入的所述響應(yīng)的多位值，從而執(zhí)行所述第一輸入與存儲(chǔ)在所述第一存儲(chǔ)單元中的所述權(quán)重的陣列內(nèi)乘法。

2.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)器電路，其中：

所述陣列還包括第二存儲(chǔ)單元，所述第二存儲(chǔ)單元沿著一個(gè)或多個(gè)第二輸入線連接并且被配置為存儲(chǔ)神經(jīng)網(wǎng)絡(luò)的N位權(quán)重，所述第二存儲(chǔ)單元包括N個(gè)非易失性二進(jìn)制存儲(chǔ)元件，所述非易失性二進(jìn)制存儲(chǔ)元件連接到對(duì)應(yīng)輸出線并且被配置為存儲(chǔ)所述N位權(quán)重中的一位，其中對(duì)于具有給定重要性的所述二進(jìn)制存儲(chǔ)元件中的每個(gè)二進(jìn)制存儲(chǔ)元件，所述第二存儲(chǔ)單元連接到與所述第一存儲(chǔ)單元具有相同重要性的所述二進(jìn)制存儲(chǔ)元件相同的輸出線；并且

所述一個(gè)或多個(gè)控制電路被進(jìn)一步配置為：

將所述神經(jīng)網(wǎng)絡(luò)的第二輸入施加到所述一個(gè)或多個(gè)第二輸入線，以響應(yīng)于此，在連接到所述第二存儲(chǔ)單元的所述輸出線中的每個(gè)輸出線上生成輸出電壓電平；

根據(jù)存儲(chǔ)在與所述輸出線對(duì)應(yīng)的所述第二存儲(chǔ)單元的所述二進(jìn)制存儲(chǔ)元件中的所述權(quán)重的所述位的所述重要性，單獨(dú)地對(duì)響應(yīng)于所述輸出線中的每個(gè)輸出線上的所述第二輸入而生成的所述輸出電壓電平進(jìn)行加權(quán)；并且

從響應(yīng)于所述第二輸入而生成的所述單獨(dú)加權(quán)的輸出電壓的組合確定存儲(chǔ)在所述第二存儲(chǔ)單元中的所述權(quán)重對(duì)所述第二輸入的所述響應(yīng)的多位值，從而執(zhí)行所述第二輸入與存儲(chǔ)在所述第二存儲(chǔ)單元中的所述權(quán)重的陣列內(nèi)乘法。

3.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器電路，其中所述一個(gè)或多個(gè)控制電路被進(jìn)一步配置為：

將存儲(chǔ)在所述第一存儲(chǔ)單元中的所述權(quán)重對(duì)所述第一輸入的所述響應(yīng)的所述多位值與存儲(chǔ)在所述第二存儲(chǔ)單元中的所述權(quán)重對(duì)所述第二輸入的所述響應(yīng)的所述多位值累加。

4.根據(jù)權(quán)利要求3所述的非易失性存儲(chǔ)器電路，其中所述一個(gè)或多個(gè)控制電路被進(jìn)一步配置為：

在將所述神經(jīng)網(wǎng)絡(luò)的所述第一輸入施加到所述第一輸入線的同時(shí)，將所述神經(jīng)網(wǎng)絡(luò)的所述第二輸入施加到所述第二輸入線。

5.根據(jù)權(quán)利要求3所述的非易失性存儲(chǔ)器電路，其中所述一個(gè)或多個(gè)控制電路被進(jìn)一步配置為：

在將所述神經(jīng)網(wǎng)絡(luò)的所述第一輸入施加到所述第一輸入線后，相繼地將所述神經(jīng)網(wǎng)絡(luò)的所述第二輸入施加到所述第二輸入線。

6.根據(jù)權(quán)利要求3所述的非易失性存儲(chǔ)器電路，其中所述一個(gè)或多個(gè)控制電路被進(jìn)一步配置為：

在將所述第一輸入施加到所述第一輸入線以響應(yīng)于此而在連接到所述存儲(chǔ)單元中的所述第一存儲(chǔ)單元的所述輸出線中的每個(gè)輸出線上生成所述輸出電壓電平的同時(shí)，將所述第一輸入施加到所述第一輸入線以響應(yīng)于此而在連接到所述存儲(chǔ)單元中的第二存儲(chǔ)單元的所述輸出線中的每個(gè)輸出線上生成輸出電壓電平；

根據(jù)存儲(chǔ)在與所述輸出線對(duì)應(yīng)的所述第二存儲(chǔ)單元的所述二進(jìn)制存儲(chǔ)元件中的所述權(quán)重的所述位的重要性，單獨(dú)地對(duì)響應(yīng)于所述輸出線中的每個(gè)輸出線上的所述第一輸入而生成的所述輸出電壓電平進(jìn)行加權(quán)；并且

從所述單獨(dú)加權(quán)的輸出電壓的組合確定存儲(chǔ)在所述第二存儲(chǔ)單元中的所述權(quán)重對(duì)所述第一輸入的所述響應(yīng)的多位值，從而執(zhí)行所述第一輸入與存儲(chǔ)在所述第二存儲(chǔ)單元中的所述權(quán)重的陣列內(nèi)乘法。