[發明專利]間歇節能邏輯向可配置邏輯塊提供休眠的方法和系統

有效

• 申請號: 201910617838.8
• 申請日: 2019-07-10
• 公開（公告）號: CN110377348B
• 公開（公告）日: 2021-01-19
• 發明（設計）人: 朱璟輝
• 申請（專利權）人: 廣東高云半導體科技股份有限公司
• 主分類號: G06F9/4401
• 分類號: G06F9/4401
• 代理公司: 深圳市溫斯頓專利代理事務所(普通合伙) 44686
• 代理人: 徐員蘭

一種集成于單個微芯片器件的可編程半導體集成電路，使用間歇節能邏輯提供休眠模式，其中該可編程半導體集成電路能夠被選擇性地編程以執行一個或多個邏輯功能。該電路包括可編程邏輯塊(“LB”)、存儲器、開關、以及休眠控制器。LB可以根據其電源進入節能休眠模式(“PSSM”)，同時存儲器存儲LB的配置信息。該開關用于基于可配置的休眠信號來管理LB電源，以增加PSSM的持續時間。休眠控制器根據來自與LB相關聯的節能輸出端口的信號來促進可配置休眠信號的生成。

技術領域

本發明的示例性實施例涉及計算機硬件和軟件領域。更具體地，本發明的示例性實施例涉及現場可編程門陣列(“FPGA”)或可編程邏輯器件(“PLD”)等低功耗可編程器件。

背景技術

隨著數字通信、人工智能(AI)、物聯網(Internet of Things)和/或機器人控制的日益普及，人們對更快、更高效、低功耗的硬件和半導體的需求不斷增加。為了滿足這種需求，高速、設計靈活的低功率半導體芯片通常更為理想。硬件行業通常有多種方法來實現所需的邏輯功能。

傳統方法使用專用定制集成電路和/或專用集成電路(“ASIC”)來實現所需的功能。專用集成電路方法的缺點在于價格昂貴且靈活性有限。另一種越來越受歡迎的方法是使用可編程半導體器件(“PSD”)，例如可編程邏輯器件(“PLD”)或現場可編程門陣列(“FPGA”)。例如，終端用戶可以對PSD進行編程，以執行所需的功能。

諸如可編程邏輯器件(PLD)或現場可編程門陣列(FPGA)之類的常規PSD是一種半導體芯片，包括可編程邏輯陣列塊(“LAB”)或邏輯塊(“LB”)陣列、布線資源和輸入/輸出(“I/O”)引腳。每個LAB還可以包括多個可編程邏輯元件(“LE”)。例如，每個LAB可包括16至128個LE，其中每個LE可被專門編程以執行一個或一組功能。

隨著技術的快速變化和快速的市場準入，PSD正成為滿足消費者需求的更可行的方法。但是,常規的PLD或FPGA的缺點在于功耗較大。

發明內容

一種集成于單個微芯片器件的可編程半導體集成電路，使用間歇節能邏輯提供休眠模式，其中該可編程半導體集成電路能夠被選擇性地編程以執行一個或多個邏輯功能。該電路包括可編程邏輯塊(“LB”)、存儲器、開關、以及休眠控制器。LB可以根據其電源進入節能休眠模式(“PSSM”)，同時存儲器存儲LB的配置信息。該開關用于基于可配置的休眠信號來管理LB電源，以增加LB的休眠持續時間。休眠控制器根據來自與LB相關聯的節能輸出端口的信號來促進可配置休眠信號的生成。

以下詳細描述、附圖和權利要求將使得本發明的示例性實施例的附加特征和有益效果變得顯而易見。

附圖說明

以下給出的詳細描述和本發明各種實施例的附圖，將有助于更全面地理解本發明的示例性實施例，但是這些僅用于解釋和理解，不應視為把本發明限制于特定的實施例。

圖1為本發明的一個實施例所示的能夠通過間歇節能(“IPS”)邏輯來節能的可編程半導體設備(“PSD”)的示意圖；

圖2為本發明的一個實施例所示的PSD中具有可編程互連陣列的路由邏輯或路由結構的示意圖；

圖3為本發明的一個實施例所示的用于PSD的集成電路(“IC”)的示意圖，該集成電路能夠使用IPS邏輯向PSD的至少一部分提供節能休眠模式(“PSSM”)；

圖4為本發明的一個實施例所示的使用IPS邏輯的PSSM操作的邏輯和/或模擬時序圖；

圖5A為本發明的一個實施例所示的能夠通過周期性地關閉一部分LB來節能的低功耗PSD的示意圖；

圖5B為本發明的一個實施例所示的能夠周期性地關閉由外部設備驅動的一部分LB的低功耗PSD的示意圖；