[發明專利]一種帶端口電壓保護電路的端口電路

有效

• 申請號: 201910595528.0
• 申請日: 2019-07-03
• 公開（公告）號: CN110311667B
• 公開（公告）日: 2022-02-08
• 發明（設計）人: 莊志偉;張軍;竺際隆;費俊馳;莊健
• 申請（專利權）人: 無錫英迪芯微電子科技股份有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K19/0175
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 聶啟新

本發明公開了一種帶端口電壓保護電路的端口電路，涉及集成電路領域，本申請在常規的端口電路中在驅動晶體管和端口之間串聯一個端口保護晶體管，端口保護晶體管內的PN結在端口為負電壓時處于反偏狀態從而保護端口保護晶體管自身不被損壞，同時端口保護晶體管在端口為負電壓時截止從而將驅動晶體管與端口隔離開，從而保護驅動晶體管不受到端口的負電壓的損壞，使得電路能夠在負壓結束后正常工作，而且該保護電路不僅適用于開漏結構，也適用于開集結構，通用性好。

技術領域

本發明涉及集成電路領域，尤其是一種帶端口電壓保護電路的端口電路。

背景技術

在集成電路設計中，經常會用到開漏(open drain)或開集(open collector)結構來作為端口的上拉下拉電路，以開漏結構作為上拉下拉電路為例，常見的電路如圖1所示，電阻R1連接至電源VDD，電阻R1另一端連接至NMOS管N1的漏極并與端口PAD相連，NMOS管N1的襯底與源極相連接至地GND，NMOS管N1的柵極連接控制信號EN。當控制信號EN為高電平時，NMOS管N1導通，導通電阻可以忽略不計，此時端口PAD上的電位被NMOS管N1拉至GND，電位為低；當控制信號EN為低電平時，NMOS管N1截至，可認為關斷，此時端口PAD上的電位被上拉至VDD，電位為高。

圖1是目前開漏結構作為上拉下拉電路的基本形式，結構簡單、功能實用。但是，這種結構存在一些問題，使得其應用場景有限。比如，當端口PAD處產生一個負電壓，由于NMOS管N1的漏極是直接與端口PAD相連，所以NMOS管N1的漏極電位也為負，但此時襯底與源極相連接至地，電位為0。根據NMOS的結構，我們可知，漏極與襯底之間存在一個PN結，當漏極為負電位，襯底為0電位時，此PN結正偏，且此時不存在限流電阻，所以PN結上電流很大，很容易將NMOS管N1燒毀，從而影響此開漏電路的功能。

發明內容

本發明人針對上述問題及技術需求，提出了一種帶端口電壓保護電路的端口電路，該端口電路通過在驅動晶體管和端口之間串聯一個端口保護晶體管，可以避免端口產生負電壓時對驅動晶體管的損壞。

本發明的技術方案如下：

一種帶端口電壓保護電路的端口電路，該端口電路包括受控制信號控制的驅動晶體管，驅動晶體管的控制端接收控制信號、第一端通過上拉電阻連接電源、第二端接地；驅動晶體管的第一端還通過端口保護晶體管連接到端口，端口保護晶體管內的PN結在端口為負電壓時處于反偏狀態，端口保護晶體管在端口為負電壓時截止實現端口與驅動晶體管之間的隔離。

其進一步的技術方案為，端口保護晶體管為PMOS管，PMOS管的柵極通過限流電阻接地，PMOS管的襯底和源極相連并連接到驅動晶體管的第一端，PMOS管的漏極連接到端口，PMOS管的襯底和漏極之間形成有PN結，PN結在端口為負電壓時處于反偏狀態。

其進一步的技術方案為，PMOS管的源極和柵極之間串聯有第一二極管，第一二極管的負極連接PMOS管的源極、正極連接PMOS管的柵極。

其進一步的技術方案為，上拉電阻與電源之間串聯有第二二極管，的第二二極管的正極連接電源、負極連接上拉電阻，第二二極管實現端口與電源之間的隔離。

本發明的有益技術效果是：

本申請公開了一種帶端口電壓保護電路的端口電路，在常規的端口電路中在驅動晶體管和端口之間串聯一個端口保護晶體管，端口保護晶體管內的PN結在端口為負電壓時處于反偏狀態從而保護端口保護晶體管自身不被損壞，同時端口保護晶體管在端口為負電壓時截止，從而隔絕端口的負電壓對驅動晶體管的損壞，這種結構可以保護驅動晶體管不受到端口的負電壓的損壞，使得電路能夠在負壓結束后正常工作。而且該保護電路不僅適用于開漏結構，也適用于開集結構，通用性好。

本申請采用PMOS管作為端口保護晶體管串聯，PMOS管的柵極通過限流電阻接地，同時在PMOS管的柵極和源極之間串聯二極管，該二極管和限流電阻配和工作可以在端口產生正的大電壓時保護PMOS管的柵極。