[發明專利]一種基于FPGA TDC的數據采集同步裝置及方法

在審

• 申請號: 201910588356.4
• 申請日: 2019-06-27
• 公開（公告）號: CN110445493A
• 公開（公告）日: 2019-11-12
• 發明（設計）人: 曹平;黃錫汝;安琪;解立坤
• 申請（專利權）人: 中國科學技術大學
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M1/10;H03M1/06
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周天宇

一種基于FPGA TDC的數據采集同步裝置及方法，裝置包括：采樣模塊(1)，用于根據采樣時鐘對輸入的模擬波形進行模數轉換產生采樣點數據；接收模塊(2)，用于在觸發信號到來后，根據工作時鐘接收采樣點數據，其中，工作時鐘由采樣時鐘分頻產生；延時鏈(3)，用于對觸發信號進行延時；鎖存模塊(4)，用于在工作時鐘上升沿到來時，鎖存延時后的觸發信號；編碼模塊(5)，用于計算鎖存的延時后的觸發信號與工作時鐘上升沿之間的時間間隔；同步模塊(6)，用于根據時間間隔對采樣點數據進行移點同步。通過測量觸發信號與觸發后的第一個工作時鐘上升沿的時間間隔，可以消除由于工作時鐘間的相位差異引起的多采集板卡的同步偏差。

技術領域

本公開涉及數據處理領域，具體地，涉及一種基于FPGA TDC的數據采集同步裝置及方法。

背景技術

目前主要通過保持不同采集板卡間采樣時鐘頻率、相位與觸發一致來實現多采集板卡同步。為實現此目的，可以以一個采集板卡為主板，由主板扇出時鐘和觸發給其它采集板卡；也可以采用專用時鐘和觸發板卡以確保所有采集板卡完全保持同步。利用時鐘扇出芯片可以產生多個同步的采樣時鐘，經過基本一致的走線或驅動提供給各采集板卡，此外，還扇出觸發信號至所有采集板卡以保證同時采集。

采集板卡的模數轉換器(Analog-to-Digital Converter，ADC)在每個采樣周期對波形進行數字化并產生一個采樣點數據，再由ADC數據接口將采樣點數據傳出。為了降低ADC數據時鐘頻率，ADC采用雙倍速率(Double Data Rate，DDR)以及多數據接口(Demux)傳輸數據以降低ADC數據時鐘。在高速高精度的采集板卡中，一般使用現場可編程門陣列(Field-Programmable Gate Array，FPGA)接收處理數據，FPGA工作時鐘是由ADC采樣時鐘多次分頻產生，因此，FPGA工作時鐘存在多種相位可能性。對于多個采集板卡而言，FPGA工作時鐘的相位差異導致了每個數據時鐘周期內采樣點未對齊，即使各采集板卡同時接收到觸發信號，各采集板卡上傳的采樣點數據也會有所偏差，這是在重構波形時所不能接受的。因此，多采集板卡高速采集同步除了采樣時鐘與觸發同步外，還需要考慮FPGA工作時鐘相位差異引起的同步偏差。

發明內容

(一)要解決的技術問題

本公開提供了一種基于FPGA TDC的數據采集同步裝置及方法，利用數據采集同步裝置中FPGA實現時間數字轉換器(Time-to-Digital Converter，TDC)，以測量觸發信號與觸發后的第一個FPGA工作時鐘上升沿的時間間隔，并消除由于FPGA工作時鐘間的相位差異引起的多采集板卡的同步偏差。

(二)技術方案

本公開提供了一種基于FPGATDC的數據采集同步裝置，包括：采樣模塊，用于根據采樣時鐘對輸入的模擬波形進行模數轉換產生采樣點數據；接收模塊，用于在觸發信號到來后，根據工作時鐘接收采樣點數據，其中，所述工作時鐘由所述采樣時鐘分頻產生；延時鏈，用于對所述觸發信號進行延時；鎖存模塊，用于在所述工作時鐘上升沿到來時，鎖存所述延時后的觸發信號；編碼模塊，用于計算所述鎖存的延時后的觸發信號與所述工作時鐘上升沿之間的時間間隔；同步模塊，用于根據所述時間間隔對所述采樣點數據進行移點同步。

可選地，所述數據采集同步裝置還包括：展寬模塊，用于展寬所述觸發信號，以使得所述展寬后的觸發信號的寬度在預設范圍內，并將所述展寬后的觸發信號傳輸至所述延時鏈。

可選地，所述數據采集同步裝置還包括：控制模塊，用于判斷所述時間間隔是否滿足預設條件，并在所述時間間隔滿足所述預設條件時，控制所述同步模塊根據所述時間間隔對所述采樣點數據進行移點同步。

可選地，所述延時鏈由一個及以上的延時單元組成，所述觸發信號依次經所述延時單元進行延時。