[發明專利]一種提高雷達SRIO傳輸可靠性的方法

有效

• 申請號: 201910587727.7
• 申請日: 2019-07-02
• 公開（公告）號: CN110441739B
• 公開（公告）日: 2022-09-23
• 發明（設計）人: 謝軼群
• 申請（專利權）人: 中國航空工業集團公司雷華電子技術研究所
• 主分類號: G01S7/02
• 分類號: G01S7/02;G01S7/40
• 代理公司: 北京清大紫荊知識產權代理有限公司 11718
• 代理人: 彭一波

公開了一種提高雷達SRIO傳輸可靠性的方法。所述雷達包括CPU模塊、FPGA模塊、DSP模塊以及記錄儀，所述方法包括：在所述CPU模塊中定義父結構體，所述父結構體包括控制信息結構體和結果信息結構體；向所述控制信息結構體和結果信息結構體添加標簽以標識所述控制信息結構體和結果信息結構體的結構體類型；將所述父結構體從所述CPU模塊傳送到所述FPGA模塊，并將所述控制信息結構體連同其標簽和結果信息結構體連同其標簽存儲在不同的DPRAM中；向所述FPGA模塊接收的AD源數據添加標簽，并將所述AD源數據連同其標簽存儲在FIFO中。

技術領域

本發明屬于雷達通信傳輸領域，具體涉及一種提高雷達SRIO傳輸可靠性的方法。

背景技術

基于通信帶寬、速率的要求，目前雷達處理機常用SRIO總線作為內部數據傳輸的主通道，其帶寬可達20Gb/s。按照常規的雷達處理流程，信號處理部分通常會接收來自數據處理部分的控制信息以及來自AD采樣部分的大量原始數據，然后進行脈壓、FFT等復雜運算。不管是輸入信息還是雷達處理結果，都會涉及到大量的數據傳輸，這使得SRIO總線占用率過高。特別是當輸入/輸出的數據頻次太高、數據量太大、數據間隔又很小的情況下，時序控制已較難掌控。于是中斷多、軟件響應慢的惡劣結果就是DSP的SRIO接收通道經常出現數據沖突、數據丟失等現象，最終導致SRIO交換機堵塞、用戶程序運行失敗、雷達功能異常。對于SRIO交換機堵塞情況，其一般不能自行恢復，必須通過硬件復位、重新初始化或者硬件下電重啟來解決，時間偏長，在秒級左右，這對雷達的在線功能有較大影響。

發明內容

本發明的一個目的是有效解決當數據多源、傳輸異步時，雷達收發數據沖突、SRIO通道堵塞等問題，保證雷達工作正常。

根據本發明的一個方面，提供了一種提高雷達SRIO傳輸可靠性的方法，其中，所述雷達包括CPU模塊、FPGA模塊、DSP模塊以及記錄儀，所述方法包括：在所述CPU模塊中定義父結構體，所述父結構體包括控制信息結構體和結果信息結構體；向所述控制信息結構體和結果信息結構體添加標簽以標識所述控制信息結構體和結果信息結構體的結構體類型；將所述父結構體從所述CPU模塊傳送到所述FPGA模塊，并根據所述控制信息結構體和結果信息結構體存儲在不同的DPRAM中；向所述FPGA模塊接收的AD源數據添加標簽，并將所述AD源數據存儲在FIFO中；其中所述AD源數據的標簽包括指示所述AD源數據結束的標簽，并且當識別到指示所述AD源數據結束的標簽時：從所述DPRAM中讀出控制信息并無縫地銜接在AD源數據之后并經由SRIO發送到DSP模塊；并且從所述DPRAM中讀出結果并無縫地銜接在AD源數據之后并發送給所述記錄儀。

根據一個實施例，當數據發送完后，自動產生Doorbell中斷以通知DSP讀取數據。

根據一個實施例，所述DSP模塊接收到Doorbell中斷后，根據標簽識別出AD數據和控制信息，以進行后續處理。

根據一個實施例，所述標簽包括標簽頭和標簽尾。

根據一個實施例，所述方法還包括在FPGA內建立包含收、發雙向功能的SRIOIPcore。

根據一個實施例，所述方法還包括對CPU的SRIO發送通道進行初始化，以及對DSP的SRIO接收通道進行初始化。

根據本發明的方法具有以下特征：

(1)對于SRIO傳輸，盡量安排單點對單點，避免多點對單點。

(2)把不同類型的數據打包，形成總結構體，集中發送，避免因數據分類多發造成SRIO總線沖突。

(3)利用緩存空間，調整異步傳輸的數據節拍，使之與主干數據同步。

(4)利用FPGA對數據進行標志識別、數據拆分、數據再打包和數據分發。

(5)通過暨定地址和包頭標志，DSP完成數據識別和數據處理。