[發明專利]基于FPGA的異步串行數據交換系統及方法

有效

• 申請號: 201910581916.3
• 申請日: 2019-06-30
• 公開（公告）號: CN110377549B
• 公開（公告）日: 2023-04-07
• 發明（設計）人: 劉超
• 申請（專利權）人: 中國船舶集團有限公司第七一六研究所;江蘇杰瑞科技集團有限責任公司
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/42
• 代理公司: 南京理工大學專利中心 32203
• 代理人: 朱寶慶

本發明提供了一種基于FPGA的異步串行數據交換系統，包括FPGA、施密特反相器、差分總線收發器和串行外設接口；其中施密特反相器的輸出端Y1接FPGA的輸入端Sin，施密特反相器的輸出端Y0和輸入端A1連接，FPGA的輸出端En分別接差分總線收發器的輸入端DE和輸入端DE_N，FPGA的輸出端Sout接差分總線收發器輸入端D，差分總線收發器輸出端G接施密特反相器輸入端A0，差分總線收發器的VCC端通過第一保險絲接串行外設接口第一輸入引腳，差分總線收發器的輸出端A接串行外設接口的第二輸入引腳，差分總線收起器的輸入端B接串行外設接口的第三輸出引腳，差分總線收發器的GND端接串行外設接口的第四引腳。

技術領域

本發明涉及一種電信號傳輸技術領域，特別是一種基于FPGA的異步串行數據交換系統及方法。

背景技術

異步串行通信要求的傳輸線少、可靠性高、傳輸距離遠，被廣泛應用于微控制系統與外設的數據交換。隨著FPGA的快速發展，在異步串行通信中FPGA發揮著越來越重要的作用。基于FPGA的異步串行通訊系統，可有效簡化電路設計、縮小印制板體積、提高可靠性，且設計時靈活性更大。異步串行通信需要處理好數據收發機制、總線方向調整、數據幀校驗等，并且具有嚴格的時序控制要求，因此如何更好的處理好上述時序機制是提高異步串行通信效率和可靠性的關鍵。目前，針對異步串行通信有許多解決方案，但或多或少存在收發機制流程不清晰、誤碼率高、故障事件處理不完善等問題。

發明內容

本發明的目的在于提供一種基于FPGA的異步串行數據交換系統及方法。

實現本發明目的的第一種技術方案為：一種基于FPGA的異步串行數據交換系統，包括FPGA、施密特反相器、差分總線收發器和串行外設接口；其中施密特反相器的輸出端Y1接FPGA的輸入端Sin，施密特反相器的輸出端Y0和輸入端A1連接，FPGA的輸出端En通過第一電阻R1接地且還分別接差分總線收發器的輸入端DE和輸入端DE_N，FPGA的輸出端Sout接差分總線收發器輸入端D，差分總線收發器輸出端G通過第二電阻R2接工作電壓5V且還接施密特反相器輸入端A0，差分總線收發器的VCC端通過第一保險絲接串行外設接口第一輸入引腳，差分總線收發器的輸出端A接串行外設接口的第二輸入引腳，差分總線收起器的輸入端B接串行外設接口的第三輸出引腳，差分總線收發器的GND端接串行外設接口的第四引腳，差分總線收發器的VCC端和輸出端A之間串聯第三電阻R3，差分總線收發器的輸出端A和輸出端B之間串聯第五電阻R5，差分總線收發器的輸出端B和GND段串聯第四電阻R4。

實現本發明目的的第二種技術方案為：一種基于FPGA的異步串行數據交換方法，通過兩個有限狀態機FSM的方式實現數據幀的發送和接收；其中

(1)數據發送過程包括：

FPGA將指令數據寫入Buffer1，啟動有限狀態機FSM，同時調整半雙工總線的方向為FPGA發送，有限狀態機FSM由Idle1狀態切換到Start1狀態，通過端口Sout在串行總線上發送數據幀開始信號Start；

然后再切換到Shift1狀態，通過端口Sout將Buffer1中的數據發送到串行總線；

數據發送結束后，切換到Stop1狀態，通過端口Sout在串行總線上發送數據幀結束信號Stop；

切換到Idle1狀態，同時調整半雙工總線的方向為FPGA接收；

(2)數據接收過程包括：

在半雙工總線的方向為FPGA接收狀態下，當檢測到有效的數據幀接收開始信號Start后，啟動有限狀態機FSM并切換到Start2狀態；

數據幀開始信號Start結束后，切換到Shift2狀態，通過端口Sin接收串行總線上的數據并寫入Buffer2；

數據接收結束后，切換到Stop2狀態，接收并校驗串行總線上是否為數據幀結束信號Stop；