[發(fā)明專利]基于DSP+FPGA的數(shù)字輸入輸出接口及控制方法

在審

• 申請?zhí)枺?/td>: 201910581902.1
• 申請日: 2019-06-30
• 公開（公告）號: CN110362004A
• 公開（公告）日: 2019-10-22
• 發(fā)明（設(shè)計(jì)）人: 劉超;王常濤;陳樂;曹為理;劉佳文;汪洋;馬超;劉實(shí)
• 申請（專利權(quán)）人: 中國船舶重工集團(tuán)公司第七一六研究所;大連船舶重工集團(tuán)鋼結(jié)構(gòu)制作有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 南京理工大學(xué)專利中心 32203
• 代理人: 朱寶慶

1.一種基于DSP+FPGA的數(shù)字輸入輸出接口，其特征在于，包括兩個光耦隔離器、FPGA、DSP；其中

第一光耦隔離器(U1)設(shè)置于FPGA的輸入端一側(cè)為FPGA提供輸入信號，

第二光耦隔離器(U2)設(shè)置于FPGA的輸出端一側(cè)接收FPGA輸出信號，

FPGA與DSP的引腳連接，其中

FPGA的時鐘引腳與DSP的XCLKOUT連接，

FPGA的片選使能信號引腳與DSP的片選信號引腳連接，

FPGA的寫信號使能引腳與DSP的寫信號引腳連接，

FPGA的讀信號使能引腳與DSP的讀信號引腳連接，

FPGA的地址輸入引腳與DSP的地址輸出引腳通過地址總線連接，

FPGA的數(shù)據(jù)輸入引腳與DSP的數(shù)據(jù)輸出引腳通過數(shù)據(jù)總線連接。

2.根據(jù)權(quán)利要求1所述的接口，其特征在于，第一光耦隔離器(U1)光電二極管的陽極分別接第一二極管(D1)陰極、第二電阻(R2)第一引腳，第一光耦隔離器(U1)光電二極管的陰極分別接第一二極管(D1)陽極、第二電阻(R2)第二引腳和第一電阻(R1)第二引腳，第一電阻(R1)第一引腳為輸入接口，

第一光耦隔離器(U1)光敏三極管的集電極分別接第三電阻(R3)第二引腳和FPGA輸入端，第一光耦隔離器(U1)光敏三極管發(fā)射極接地，第三電阻(R3)第一引腳接VCC；

第二光耦隔離器(U2)光敏三極管的集電極接第四電阻(R4)第二引腳，第二光耦隔離器(U2)光敏二極管發(fā)射極接地，第四電阻(R4)第一引腳為輸出接口；

第二光耦隔離器(U2)發(fā)光二極管陽極接VCC，第二光耦隔離器(U2)光電二極管陰極接第五電阻(R5)第一引腳，第五電阻(R5)第二引腳接FPGA輸出端。

3.一種基于權(quán)利要求1或2所述接口的控制方法，其特征在于，包括：對輸出信號Output1寫操作主要通過進(jìn)程process1和進(jìn)程process2完成；對輸入信號Input1讀操作主要通過進(jìn)程process3和進(jìn)程process4完成；

(1)進(jìn)程process1由片選信號CS7n及寫信號WRn驅(qū)動。

A1、是否檢測到片選信號CS7n及寫信號WRn同時為0，如果是，則執(zhí)行步驟B1；

B1、判斷地址總線ADDRESS值是否等于address1值，如果相等，則將數(shù)據(jù)總線DATA值賦予信號dataIn；

(2)進(jìn)程process2由時鐘信號CLK驅(qū)動。

A2、檢測是否有時鐘CLK上升沿事件，如果是，則按順序依次執(zhí)行步驟B2、C2、D2；

B2、判斷是否檢測到寫信號WRn上升沿，且地址總線ADDRESS值等于address1值，如果同時滿足上述條件，則將信號Flag_DataIn賦1，否則，將信號Flag_DataIn賦0；

C2、判斷信號Flag_DataIn的值是否為1，如果是1，則執(zhí)行步驟D2；

D2、判斷如果信號DSP輸出的數(shù)據(jù)DataIn的值等于0000000000000001，則將信號Output1賦0；如果信號DataIn的值是否等于0000000000000000，則將信號Output1賦1；

當(dāng)將信號Output1賦0時，第二光耦隔離器(U2)的輸出信號DO1被下拉至外部參考地GND_EX；

當(dāng)將信號Output1賦1時，輸出信號DO1被上拉至外部電源VCC；

(3)進(jìn)程process3由片選信號CS7n及讀信號RDn驅(qū)動。

A3、是否檢測到片選信號CS7n及讀信號RDn同時為0，如果是，則執(zhí)行步驟B3；

B3、判斷地址總線ADDRESS值是否等于address2值，如果相等，則將信號dataOut值賦予數(shù)據(jù)總線DATA；

(4)進(jìn)程process4由時鐘信號CLK驅(qū)動。

A4、檢測是否有時鐘CLK上升沿事件，即rising_edge(CLK)，如果是，則按順序依次執(zhí)行步驟B4、C4；

B4、判斷是否檢測到讀信號RDn上升沿，即rising_edge(RDn)，且地址總線ADDRESS值等于address2值，如果同時滿足上述條件，則執(zhí)行步驟C4；

C4、判斷如果輸入信號Input1的值等于0，則將信號dataOut賦0000000000000001；如果輸入信號Input1的值不等于0，則將信號dataOut賦0000000000000000。