[發明專利]存儲器裝置中多個塊的擦除

在審

• 申請號: 201910574117.3
• 申請日: 2019-06-28
• 公開（公告）號: CN110660441A
• 公開（公告）日: 2020-01-07
• 發明（設計）人: F·羅里;G·卡列洛
• 申請（專利權）人: 美光科技公司
• 主分類號: G11C16/16
• 分類號: G11C16/16;G11C16/04;G11C16/34;G06F3/06
• 代理公司: 11287 北京律盟知識產權代理有限責任公司
• 代理人: 王龍

本申請案涉及存儲器裝置中的多個塊的擦除。各種應用可包含具有一或多個存儲器裝置的存儲器系統，所述存儲器裝置能夠響應于來自主機的命令而對多個存儲器塊執行存儲器操作。舉例來說，可通過若干種方法中的一種擦除多個存儲器塊來實現擦除性能的改進。這些方法可包含響應于單個命令而進行并行擦除，隨后接著進行串行驗證。其它方法可包含響應于單個命令而對所述多個塊進行依序擦除及驗證操作。本發明還揭示額外設備、系統及方法。

技術領域

本申請案大體來說涉及存儲器裝置。

背景技術

存儲器裝置通常作為內部半導體集成電路而設置在計算機或其它電子裝置中。存在許多不同類型的存儲器，包含易失性存儲器及非易失性存儲器。易失性存儲器需要電力來維持其資料，且易失性存儲器的實例包含隨機存取存儲器(RAM)、動態隨機存取存儲器(DRAM)及同步動態隨機存取存儲器(SDRAM)等等。非易失性存儲器可在不被供電時仍保有所存儲的數據，且非易失性存儲器的實例包含快閃存儲器、只讀存儲器(ROM)、電可擦除可編程ROM(EEPROM)、靜態RAM(SRAM)、可擦除可編程ROM(EPROM)、電阻可變存儲器，例如相變隨機存取存儲器(PCRAM)、電阻式隨機存取存儲器(RRAM)、磁阻式隨機存取存儲器(MRAM)及三維(3D)XPoint^TM存儲器等等。

快閃存儲器作為非易失性存儲器而用于各種各樣的電子應用。快閃存儲器裝置通常包含單晶體管、浮動柵極或電荷陷獲存儲器單元的一或多個群組，所述群組允許實現高存儲器密度、高可靠性及低功耗。兩種常見類型的快閃存儲器陣列架構包含與非(NAND)架構及與或(NOR)架構，這兩種架構是以對每一者的基本存儲器單元配置進行布置的邏輯形式命名。存儲器陣列的存儲器單元通常布置成矩陣。在實例中，陣列中的一行中的每一浮動柵極存儲器單元的柵極耦合到存取線(例如，字線)。在NOR架構中，陣列中的列中的每一存儲器單元的漏極耦合到數據線(例如，位線)。在NAND架構中，陣列的串中的存儲器單元在源極線與位線之間、源極到漏極地串聯耦合在一起。

通過解碼器存取NOR架構及NAND架構半導體存儲器陣列，所述解碼器通過選擇耦合到存儲器單元的柵極的字線來激活特定存儲器單元。在NOR架構半導體存儲器陣列中，一旦被激活，選定存儲器單元將其數據值置于位線上，從而根據特定單元被編程的狀態使不同的電流流動。在NAND架構半導體存儲器陣列中，將高偏壓電壓施加到漏極側選擇柵極(SGD)線。在規定的通道電壓(例如，Vpass)下驅動耦合到每一群組的未選定存儲器單元的柵極的字線，以將每一群組的未選定存儲器單元用作通道晶體管(例如，以使電流以不受未選定存儲器單元所存儲的數據值限制的方式通過)。接著，電流從源極線通過每一串聯耦合群組流動到位線，僅受每一群組的選定存儲器單元限制，從而將選定存儲器單元的電流編碼數據值置于位線上。

可將NOR架構或NAND架構半導體存儲器陣列中的每一快閃存儲器單元個別地或共同地編程為一個或一定數目個編程狀態。舉例來說，單電平單元(SLC)可表示兩個編程狀態中的一者(例如，1或0)，從而表示數據的一個位。然而，快閃存儲器單元也可表示多于兩個編程狀態中的一者，從而允許制造較高密度的存儲器而不增加存儲器單元的數目，這是因為每一單元可表示多于一個二進制數位(例如，多于一個位)。這些單元可被稱為多狀態存儲器單元、多數字單元或多電平單元(MLC)。在某些實例中，MLC可指代每單元可存儲兩個數據位(例如，四個編程狀態中的一者)的存儲器單元，三電平單元(TLC)可指代每單元可存儲三個數據位(例如，八個編程狀態中的一者)的存儲器單元，且四電平單元(QLC)每單元可存儲四個數據位。本文中，MLC在其較廣義語境中使用以可指代每單元可存儲多于一個數據位(即，可表示多于兩個編程狀態)的任何存儲器單元。

傳統存儲器陣列是布置在半導體襯底的表面上的二維(2D)結構且可被稱為平面存儲器陣列。為增加給定區域的存儲器容量且為降低成本，已減小了個別存儲器單元的大小。然而，減小個別存儲器單元的大小存在技術限制，且因此2D存儲器陣列的存儲器密度存在技術限制。作為響應，正在開發三維(3D)存儲器結構(例如，3D NAND架構半導體存儲器裝置)，以進一步增大存儲器密度且降低存儲器成本。