[發明專利]一種利用牽連關系圖優化靜態功耗的方法

無效

• 申請號: 201910571043.8
• 申請日: 2019-06-28
• 公開（公告）號: CN110471522A
• 公開（公告）日: 2019-11-19
• 發明（設計）人: 呂冬明;葛海通;劉兵;侯建新;王靜;徐永軍
• 申請（專利權）人: 杭州宙其科技有限公司
• 主分類號: G06F1/3234
• 分類號: G06F1/3234;G06F17/50
• 代理公司: 33241 杭州斯可睿專利事務所有限公司
• 代理人: 王利強<國際申請>=<國際公布>=<進入

一種利用牽連關系圖優化靜態功耗的方法，將電路結構轉化為牽連關系連接圖；所述方法過程如下：從提取全電路的RC寄生參數開始，提取過程包含耦合電容、電阻寄生參數的提取，之后結合電路網表進行靜態時序分析，獲得電路各個部分的時序特性參量，生成牽連關系連接圖，通過分解、簡化得到弱牽連單元，實施多閾值電壓的分配。本發明將基于圖論的牽連關系連接圖分解簡化的方法而大大簡化了多閾值電壓分配這一問題的復雜度，降低了閾值分配與時序變化之間的相關性，同時將串擾的影響考慮在內，放棄了以往基于時間窗的冗長、繁雜的推算方法，采用了新型的延時估算模型，使得這一多閾值電壓分配方法快速而有效。

技術領域

本發明涉及芯片功耗設計，時序分析，信號串擾，以及利用多閾值電壓單元分配來優化芯片漏電流功耗等領域。

背景技術

隨著半導體工藝和電子設計自動化(EDA)的進步，集成電路的工藝特征尺寸越來越小，工作頻率越來越高，芯片的功耗日益增大。漏電流功耗作為芯片總功耗的一個重要組成部分，其所占比重也隨之快速上升，如何降低芯片漏功耗，已然成為芯片設計領域內的一個重要的不可忽視的環節。

漏電流功耗是由電路中的漏電流而引起的靜態功耗。CMOS管多閾值電壓技術是解決漏電流功耗的一種非常有效的方法。CMOS管的閾值電壓，可以通過在CMOS管柵極上覆蓋高或低閾值屬性的掩膜層，而實現從標準閾值(Standard Vt)向高閾值(High Vt)或低閾值(Low Vt)的轉變。高閾值電壓會使CMOS管產生更低的漏電流，但會導致CMOS管的本征延時的增加；低閾值電壓的效果與此相反。多閾值電壓分配技術正是利用了不同閾值電壓CMOS單元具有不同的漏電流與本征延時特性，對電路中關鍵路徑上的CMOS器件分配低閾值電壓，以優化其性能；對非關鍵路徑上的CMOS器件分配高閾值電壓，以優化其漏功耗。如何合理分配高、低閾值電壓，最大限度的對漏功耗進行優化，同時兼顧電路性能，是該技術領域內的一個難題。

與此同時，在集成工藝進入超深亞微米之后，布局延時、布線延時以及串擾延時(crosstalk delay)對電路延時的影響逐漸增大，在55nm工藝下，這些延時在總延時中所占的比例已經超過50％，這些延時會導致電路時序一致性的降低，電路中任意一個微小的調整，都有可能導致電路布線延時、串擾延時的顯著變化。所謂竄擾,是指鄰近的布線之間由于寄生的電容，電阻而導致的布線上信號的完整性發生變化，這種信號完整性的變化，直觀上會體現為信號翻轉斜率以及信號傳輸延時的變化，由竄擾導致的延時變化稱為竄擾延時。對竄擾延時的計算，一般采用時間窗的方式，即通過反復的迭代，推算相鄰布線上信號產生重疊的時間窗，并根據重疊時間窗口的大小，估算竄擾的影響以及竄擾延時。之前的多電壓閾值分配技術及方法大多僅僅考慮CMOS器件本身在閾值電壓變化后本征延時的變化，而忽略了閾值分配這一過程中串擾延時的變化，從而導致理論的時序變化預期與閾值電壓真正調整之后的包含串擾分析的時序結果之間相差巨大。以高閾值電壓分配為例，該調整會使CMOS器件漏功耗顯著減小，但與此同時此CMOS器件的驅動能力、負載能力及各種寄生電氣參數均會發生變化，這些變化會直接導致與此器件相連的或相關的電路上的布線延時的改變；CMOS器件本身的延時會增大，這會導致穿過該器件的信號的用以計算串擾延時的時間窗(timing window)參量的變化，從而直接引起串擾延時的變化。很多情況下，這些變化會對電路時序造成嚴重的影響，使得漏功耗優化與時序性能無法同時兼顧，甚至導致時序嚴重惡化。

發明內容

為了在多電壓閾值分配的過程中，降低芯片漏電流功耗的同時，避免串擾延時及布線延時對芯片整體時序性能惡化的影響，本發明提出了一種能夠快速精確評估串擾延時及布線延時影響的利用牽連關系圖優化靜態功耗的方法。

本發明解決其技術問題所采用的技術方案是：