[發(fā)明專利]3D存儲器件及其制造方法有效
| 申請?zhí)枺?/td> | 201910566427.0 | 申請日： | 2019-06-27 |
| 公開（公告）號： | CN110277404B | 公開（公告）日： | 2020-06-12 |
| 發(fā)明（設(shè)計(jì)）人： | 許鋒;李達(dá);靳磊;王啟光 | 申請（專利權(quán)）人： | 長江存儲科技有限責(zé)任公司 |
| 主分類號： | H01L27/1157 | 分類號： | H01L27/1157;H01L27/11582 |
| 代理公司： | 北京成創(chuàng)同維知識產(chǎn)權(quán)代理有限公司 11449 | 代理人： | 蔡純;楊思雨 |
| 地址： | 430074 湖北省武漢市洪山區(qū)東*** | 國省代碼： | 湖北;42 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 存儲 器件 及其 制造 方法 | ||
公開了一種3D存儲器件及其制造方法。該3D存儲器件包括第一晶片，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有彼此相對的第一表面和第二表面；第一存儲單元陣列和第二存儲單元陣列，分別位于所述第一表面和所述第二表面上，并且分別包括柵疊層結(jié)構(gòu)以及貫穿所述柵疊層結(jié)構(gòu)的多個溝道柱，其中，所述第一晶片還包括位于所述半導(dǎo)體襯底中的第一公共源區(qū)和第二公共源區(qū)。該3D存儲器件的第一存儲單元陣列和第二存儲單元陣列分別采用各自的步驟形成在第一晶片的不同表面上，在兩個存儲單元陣列的制造工藝中不需要對準(zhǔn)蝕刻溝道孔和/或通道孔，從而可降低工藝難度，提高3D存儲器件的良率，同時大幅度提高存儲容量。
技術(shù)領(lǐng)域
本發(fā)明涉及存儲技術(shù)領(lǐng)域，特別涉及一種3D存儲器件及其制造方法。
背景技術(shù)
存儲器件的存儲密度的提高與半導(dǎo)體制造工藝的進(jìn)步密切相關(guān)。隨著半導(dǎo)體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進(jìn)一步提高存儲密度，已經(jīng)開發(fā)出三維結(jié)構(gòu)的存儲器件，即3D存儲器件。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。
現(xiàn)有的3D存儲器件主要用作非易失性的閃存，兩種主要的非易失性閃存技術(shù)分別采用NAND和NOR結(jié)構(gòu)。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實(shí)現(xiàn)更小的存儲單元，從而達(dá)到更高的存儲密度。因此，采用NAND結(jié)構(gòu)的3D存儲器件獲得了廣泛的應(yīng)用。
在NAND結(jié)構(gòu)的3D存儲器件中，為了提升存儲容量，3D存儲器件中沿垂直方向堆疊的存儲單元層數(shù)越來越多。然而，隨著存儲單元的層數(shù)增加，在工藝步驟中需要形成的溝道孔和/或通道孔的深寬比越來越大，產(chǎn)生新的技術(shù)難點(diǎn)和工藝難點(diǎn)。例如，溝道孔和/或通道孔的錯位和孔徑的不均勻，可能導(dǎo)致產(chǎn)品良率降低。控制芯片在存儲單元的讀寫操作期間需要提供大的溝道電流，甚至難以達(dá)到驅(qū)動多個層面的存儲單元的電流水平，導(dǎo)致3D存儲器件的工作穩(wěn)定性和可靠性欠佳。
發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的目的在于提供一種3D存儲器件及其制造方法，其中，采用各自的步驟在第一晶片的不同表面上分別形成第一存儲單元陣列和第二存儲單元陣列，在兩個存儲單元陣列的制造工藝中不需要對準(zhǔn)蝕刻溝道孔和/或通道孔，從而可降低工藝難度，提高3D存儲器件的良率，同時大幅度提高存儲容量。
根據(jù)本發(fā)明的一方面，提供一種3D存儲器件，包括：
第一晶片，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有彼此相對的第一表面和第二表面；
第一存儲單元陣列和第二存儲單元陣列，分別位于所述第一表面和所述第二表面上，并且分別包括柵疊層結(jié)構(gòu)以及貫穿所述柵疊層結(jié)構(gòu)的多個溝道柱，
其中，所述第一晶片還包括位于所述半導(dǎo)體襯底中的第一公共源區(qū)和第二公共源區(qū)，所述第一公共源區(qū)和所述第二公共源區(qū)分別鄰近所述第一表面和所述第二表面，
所述第一存儲單元陣列的多個溝道柱連接至所述第一公共源區(qū)，所述第二存儲單元陣列的多個溝道柱連接至所述第二公共源區(qū)。
可選地，所述第一存儲單元陣列和所述第二存儲單元陣列的柵疊層結(jié)構(gòu)分別包括：
堆疊成多個層面的柵極導(dǎo)體；
多個柵線縫隙，將各個層面的柵極導(dǎo)體分隔成多個柵線；以及
第一絕緣層，將相鄰層面的柵極導(dǎo)體彼此隔開并且填充所述柵線縫隙。
可選地，所述第一存儲單元陣列和所述第二存儲單元陣列分別包括：
源極線；以及
位于所述多個柵線縫隙的至少一個柵線縫隙中的第一導(dǎo)電通道，
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H01L 半導(dǎo)體器件；其他類目中不包括的電固體器件
H01L27-00 由在一個共用襯底內(nèi)或其上形成的多個半導(dǎo)體或其他固態(tài)組件組成的器件
H01L27-01 .只包括有在一公共絕緣襯底上形成的無源薄膜或厚膜元件的器件
H01L27-02 .包括有專門適用于整流、振蕩、放大或切換的半導(dǎo)體組件并且至少有一個電位躍變勢壘或者表面勢壘的；包括至少有一個躍變勢壘或者表面勢壘的無源集成電路單元的
H01L27-14 . 包括有對紅外輻射、光、較短波長的電磁輻射或者微粒子輻射并且專門適用于把這樣的輻射能轉(zhuǎn)換為電能的，或適用于通過這樣的輻射控制電能的半導(dǎo)體組件的
H01L27-15 .包括專門適用于光發(fā)射并且包括至少有一個電位躍變勢壘或者表面勢壘的半導(dǎo)體組件
H01L27-16 .包括含有或不含有不同材料結(jié)點(diǎn)的熱電元件的；包括有熱磁組件的
