[發明專利]一種并行測試系統及其測試方法

有效

• 申請號: 201910561630.9
• 申請日: 2019-06-26
• 公開（公告）號: CN112147482B
• 公開（公告）日: 2023-06-13
• 發明（設計）人: 成家柏;陸梅君;楊慎知
• 申請（專利權）人: 杭州廣立微電子股份有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 杭州豐禾專利事務所有限公司 33214
• 代理人: 王靜

本發明提供一種用于晶圓級參數測試的高精度、高測試速度的并行測試系統及其測試方法,具體提供一種并行測試系統，包括主控制器、存儲模塊、公共總線和至少一個測量模塊，主控制器、存儲模塊和測量模塊都連接到公共總線；所述并行測試系統還設有調度模塊，調度模塊集成在主控制器中或者采用獨立的控制裝置連接到公共總線；本發明利用調度模塊確定測試計劃的執行方案，主控制器再根據執行方案來控制多個測量模塊進行并行測試，每個測量模塊中的控制器都獨立與主控制器進行交互，使每個測量模塊中的測試單元都能不間斷地進行測試，實現了高效且穩定的晶圓測試。

技術領域

本發明是關于集成電路產業領域，特別涉及一種并行測試系統及其測試方法。

背景技術

在集成電路產業鏈中，集成電路測試是貫穿集成電路生產與應用全過程的重要步驟。晶圓測試是半導體器件后道封裝測試的第一步，目的是將晶圓中的不良芯片挑選出來。對晶圓級的集成電路測試，由于外部測試儀器的測試接口無法直接實現對測試對象(晶圓或芯片)的測試，通常是通過計算機控制外部測試儀器，測試儀器通過探針卡作為橋梁連接到測試對象上，探針卡上的探針與測試對象中的焊盤接觸構成測試信號通路，再配合測試儀器達到測試目的。

在傳統的順序參數測試測試方法中，晶圓上的每一個待測器件(DUT)的測試都必須一個一個進行，必須在一個測試完成后，下一個測試才能開始。總的測試時間約等于所有待測器件的測試時間之和加上每個測試任務和下個測試任務之間的任務切換時間，因此隨著器件尺寸的減小，器件的集成度越來越高，器件的故障隨機性增加，順序參數測試無法滿足對于晶圓測試速度的需求。

許多制造商開始探索利用并行參數測試提高測試速度的可能性。并行參數測試是一種在晶圓上同時測量多個測試結構以提高晶圓級參數測試速度的測試方法。目前有些制造商通過用一個時鐘信號控制多個SMU的工作，實現并行參數測試，但該方法存在缺陷：1)時鐘信號傳遞給多個SMU時會存在延遲；2)多個SMU必須同時開始進行測試，就算有某個SMU比其它SMU提前完成測試，也必須等到其它SMU完成測試后才能開始下一個測試；3)該系統只包含一個CPU，相比于多CPU的系統精度較低。

發明內容

本發明的主要目的在于克服現有技術中的不足，提供一種用于晶圓級參數測試的高精度、高測試速度的并行測試系統及其測試方法。為解決上述技術問題，本發明的解決方案是：

提供一種并行測試系統，包括主控制器、存儲模塊、公共總線和至少一個測量模塊，主控制器、存儲模塊和測量模塊都連接到公共總線；所述并行測試系統還設有調度模塊，調度模塊集成在主控制器中或者采用獨立的控制裝置連接到公共總線；

所述主控制器能創建測試算法(Algo)、測試任務，能利用測試算法和測試任務編譯生成測試計劃(testplan)，并進行測試相關參數配置；主控制器能根據調度模塊確定的執行方案，生成用于控制測量模塊執行測試計劃的觸發信號和控制信號，并向測量模塊發送相應的觸發信號或控制信號；

所述公共總線包括數據總線(data?bus)、觸發信號總線(trigger?bus)和控制信號總線(control?bus)，數據總線用于傳輸數據信息，觸發信號總線用于傳輸觸發信號，控制信號總線用于傳輸控制信號；

所述存儲模塊用于存儲測試算法、測試任務、測試計劃，以及測量模塊返回的測試結果；

所述調度模塊用于確定執行方案，即執行每條測試計劃的測量模塊和時刻；

所述測量模塊包括控制器、存儲器(RAM)和測試單元；控制器能提取存儲模塊中對應的測試計劃，根據收到的觸發信號或控制信號控制測試單元執行測試計劃，并將測試結果反饋給主控制器；所述存儲器能存儲從存儲模塊中提取的測試計劃。