[發明專利]半導體存儲裝置

有效

• 申請號: 201910554490.2
• 申請日: 2019-06-25
• 公開（公告）號: CN111354399B
• 公開（公告）日: 2023-05-23
• 發明（設計）人: 吉原宏;天野哲哉
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C16/08;G11C16/30
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

1.一種半導體存儲裝置，具備：

第1字線，連接于第1記憶胞；

第2字線，連接于第2記憶胞；以及

電壓產生電路，向電連接于所述第1字線的第1配線供給第1電壓，且向電連接于所述第2字線的第2配線供給第2電壓；且

所述電壓產生電路具備：

第1調節器，向所述第1配線輸出所述第1電壓，并且與所述第1電壓對應而輸出第1信號；

第2調節器，向所述第2配線輸出所述第2電壓，并且與所述第2電壓對應而輸出第2信號；以及

開關電路，基于所述第1信號或所述第2信號的至少任一信號，將所述第1配線與所述第2配線之間保持為連接狀態或阻斷狀態的任一狀態。

2.根據權利要求1所述的半導體存儲裝置，其中所述第1調節器具備將所述第1電壓與第3電壓的電壓差放大并輸出所述第1信號的放大電路。

3.根據權利要求1所述的半導體存儲裝置，其中從所述第1調節器輸出的所述第1信號隨著所述第1電壓的變化而連續地發生變化。

4.根據權利要求1所述的半導體存儲裝置，其中

所述開關電路具備：

第1晶體管，電連接于所述第1配線與所述第2配線之間；以及

下拉電路，電連接于所述第1晶體管的柵極，且根據所述第1信號進行動作。

5.根據權利要求4所述的半導體存儲裝置，其中

下拉電路具有第2晶體管，且

向所述第2晶體管的柵極供給所述第1信號，在第1端電連接所述第1晶體管的柵極，且向第2端供給接地電壓。

6.根據權利要求1所述的半導體存儲裝置，其中所述開關電路具備：

第1晶體管，電連接于所述第1配線與所述第2配線之間；以及

第2晶體管與第3晶體管，并聯連接于所述第1晶體管的柵極與接地電壓端之間；且

向所述第2晶體管的柵極供給所述第1信號，向所述第3晶體管的柵極供給所述第2信號。

7.根據權利要求1所述的半導體存儲裝置，其中所述開關電路具備：

第1晶體管，電連接于所述第1配線與所述第2配線之間；以及

提升電路，電連接于所述第1晶體管的柵極，且根據所述第1信號及所述第2信號進行動作。

8.根據權利要求7所述的半導體存儲裝置，其中

下拉電路具有第2晶體管及第3晶體管，且

向所述第2晶體管的柵極供給所述第1信號，向所述第3晶體管的柵極供給所述第2信號，

在所述第3晶體管的第1端電連接所述第1晶體管的柵極，在所述第3晶體管的第2端電連接所述第2晶體管的第1端，且向所述第2晶體管的第2端供給接地電壓。

9.根據權利要求1所述的半導體存儲裝置，其中所述開關電路具備：

第1晶體管，電連接于所述第1配線與所述第2配線之間；以及

第2晶體管與第3晶體管，串聯連接于所述第1晶體管的柵極與接地電壓端之間；且

向所述第2晶體管的柵極供給所述第1信號，向所述第3晶體管的柵極供給所述第2信號。

10.根據權利要求4所述的半導體存儲裝置，其中所述第1晶體管包含n信道MOS場效晶體管。

11.根據權利要求7所述的半導體存儲裝置，其中所述第1晶體管包含p信道MOS場效晶體管。

12.根據權利要求1所述的半導體存儲裝置，還具備第1電路，所述第1電路是當所述開關電路從所述連接狀態轉換為所述阻斷狀態時，阻斷流向所述開關電路的電流。